JPH0334158B2 - - Google Patents
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- JPH0334158B2 JPH0334158B2 JP59243340A JP24334084A JPH0334158B2 JP H0334158 B2 JPH0334158 B2 JP H0334158B2 JP 59243340 A JP59243340 A JP 59243340A JP 24334084 A JP24334084 A JP 24334084A JP H0334158 B2 JPH0334158 B2 JP H0334158B2
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- JP
- Japan
- Prior art keywords
- address
- defective
- memory cell
- amplitude
- defective address
- Prior art date
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は冗長構成を有するバイポーラトランジ
スタランダムアクセスメモリ（RAM）に関し、
特にそのアドレス入力部に関する。
スタランダムアクセスメモリ（RAM）に関し、
特にそのアドレス入力部に関する。
通常、大容量MOSRAMには冗長構成が採用さ
れており、これにより、不良メモリセルが発生し
た場合、該不良メモリを含む行もしくは列の選択
時には予備行もしくは列を選択するようにして不
良メモリセルを救済し、歩留りを向上させてい
る。最近、このような冗長構成はバイポーラトラ
ンジスタRAMにも適用しようとする動きがあ
る。
れており、これにより、不良メモリセルが発生し
た場合、該不良メモリを含む行もしくは列の選択
時には予備行もしくは列を選択するようにして不
良メモリセルを救済し、歩留りを向上させてい
る。最近、このような冗長構成はバイポーラトラ
ンジスタRAMにも適用しようとする動きがあ
る。
第２図には最近提案されたバイポーラトランジ
スタスタテイツクRAMが示されている。第２図
において、１は64Kのスタテイツク型メモリセル
アレイ、２は冗長アレイである。なお、冗長アレ
イは２以上の行もしくは列アレイでもよいが、こ
こでは、説明を簡単にするために１行アレイとす
る。メモリセルアレイ１の１行は、ローアドレス
バツフア３、ワードデコーダ４、ワードドライバ
５によつて選択される。つまり、外部からのロー
アドレス信号A0，A1，…，A7がローアドレスバ
ツフア３によつて内部ローアドレス信号A0，A1，
…，A7およびこれらの反転信号0，1，…，
７に変換され、これらの信号A0，A1，…，A7，
０，1，…，7を受信してワードデコーダ４は
256個のワードドライバ５のうち１つすなわちワ
ード線WL0，WL1，…，WL255の１つを駆動させ
る。メモリセルアレイ１の１列も同様の列選択手
段（図示せず）によつて選択される。
スタスタテイツクRAMが示されている。第２図
において、１は64Kのスタテイツク型メモリセル
アレイ、２は冗長アレイである。なお、冗長アレ
イは２以上の行もしくは列アレイでもよいが、こ
こでは、説明を簡単にするために１行アレイとす
る。メモリセルアレイ１の１行は、ローアドレス
バツフア３、ワードデコーダ４、ワードドライバ
５によつて選択される。つまり、外部からのロー
アドレス信号A0，A1，…，A7がローアドレスバ
ツフア３によつて内部ローアドレス信号A0，A1，
…，A7およびこれらの反転信号0，1，…，
７に変換され、これらの信号A0，A1，…，A7，
０，1，…，7を受信してワードデコーダ４は
256個のワードドライバ５のうち１つすなわちワ
ード線WL0，WL1，…，WL255の１つを駆動させ
る。メモリセルアレイ１の１列も同様の列選択手
段（図示せず）によつて選択される。
メモリセルアレイ１のすべてセルが正常であれ
ば何ら問題はなく、第２図の回路は通常の装置と
して作用するが、第２図のメモリセルアレイ１に
不良セルが発見された場合には、この不良セルを
含む行のローアドレス（以下、不良ローアドレス
とする）がアドレス記憶回路６に書込まれる。ロ
ーアドレス信号A0，A1，…，A7はアドレス比較
回路７によつて常にアドレス記憶回路６に書込ま
れた不良ローアドレス信号A0R，A1R，…，A7Rと
比較されている。この結果、ローアドレス信号
A0，A1，…，A7と不良ローアドレス信号A0R，
A1R，…，A7Rとが一致したときには、アドレス
比較回路７はドライバ８を駆動させて冗長アレイ
２を選択し、逆に、ワードドライバ５をデイセー
ブルにしてメモリセルアレイ１の選択を行なわな
いようにしている。
ば何ら問題はなく、第２図の回路は通常の装置と
して作用するが、第２図のメモリセルアレイ１に
不良セルが発見された場合には、この不良セルを
含む行のローアドレス（以下、不良ローアドレス
とする）がアドレス記憶回路６に書込まれる。ロ
ーアドレス信号A0，A1，…，A7はアドレス比較
回路７によつて常にアドレス記憶回路６に書込ま
れた不良ローアドレス信号A0R，A1R，…，A7Rと
比較されている。この結果、ローアドレス信号
A0，A1，…，A7と不良ローアドレス信号A0R，
A1R，…，A7Rとが一致したときには、アドレス
比較回路７はドライバ８を駆動させて冗長アレイ
２を選択し、逆に、ワードドライバ５をデイセー
ブルにしてメモリセルアレイ１の選択を行なわな
いようにしている。
第３図は第２図のアドレス記憶回路６の一例を
示す詳細なブロツク回路図である。第３図に示す
ように、各ローアドレス信号A0，A1，…，A7に
対応した１ビツトアドレス記憶回路６−０，６−
１，…，６−７が設けられている。つまり、ロー
アドレス信号A0，A1，…，A7が印加され、書込
み電圧として高い電圧たとえば＋5Vが書込み端
子Vpに印加され且つ低い電圧たとえば−5Vが一
方の端子Voに印加されると、ローアドレス信号
A0，A1，…，A7がそれぞれ１ビツトアドレス記
憶回路６−０，６−１，…，６−７に書込まれ、
不良アドレス信号A0R，A1R，…，A7Rとして読出
し可能となる。
示す詳細なブロツク回路図である。第３図に示す
ように、各ローアドレス信号A0，A1，…，A7に
対応した１ビツトアドレス記憶回路６−０，６−
１，…，６−７が設けられている。つまり、ロー
アドレス信号A0，A1，…，A7が印加され、書込
み電圧として高い電圧たとえば＋5Vが書込み端
子Vpに印加され且つ低い電圧たとえば−5Vが一
方の端子Voに印加されると、ローアドレス信号
A0，A1，…，A7がそれぞれ１ビツトアドレス記
憶回路６−０，６−１，…，６−７に書込まれ、
不良アドレス信号A0R，A1R，…，A7Rとして読出
し可能となる。
第４図は第３図の１ビツトアドレス記憶回路の
一例を示す回路図である。第４図において、Vcc
はたとえばGNDレベル、VEEはたとえば−5V，
Voは−5V以下その他のときにはVEEとされ、Vp
は書込み時にのみ＋5Vその他のときにはVccにさ
れる。PCは接合破壊型PROMセルであつて、書
込み後にはダイオード特性を有する。つまり、書
込み時にはトランジスタであるセルのCE耐圧よ
り大きい電圧がそのエミツターコレクタ間に印加
されてエミツターベース間が短絡されるからであ
る。
一例を示す回路図である。第４図において、Vcc
はたとえばGNDレベル、VEEはたとえば−5V，
Voは−5V以下その他のときにはVEEとされ、Vp
は書込み時にのみ＋5Vその他のときにはVccにさ
れる。PCは接合破壊型PROMセルであつて、書
込み後にはダイオード特性を有する。つまり、書
込み時にはトランジスタであるセルのCE耐圧よ
り大きい電圧がそのエミツターコレクタ間に印加
されてエミツターベース間が短絡されるからであ
る。
第４図において、ダイオードの順方向電圧を
0.8Vとすれば、ノードN1の電位は、ダイオード
D1，D2，D3による −0.8×３＝−2.4V であり、PROMセルPCの非破壊時（非書込み
時）のノードN2の電位は、ダイオードD1，D2，
D3，D4による −0.8×４＝−3.2V であり、PROMセルPCの破壊時（書込み時）の
ノードN2の電位は、ダイオードD5とセルPCのダ
イオード１段分による −0.8×２＝−1.6V である。このようなダイオード１段分のノード
N1，N2の論理振幅はカレントスイツチを構成す
るトランジスタQ2，Q3に供給され、この結果、
エミツタホロワとしてのトランジスタQ4を介し
て不良アドレスAiRが読出されることになる。
0.8Vとすれば、ノードN1の電位は、ダイオード
D1，D2，D3による −0.8×３＝−2.4V であり、PROMセルPCの非破壊時（非書込み
時）のノードN2の電位は、ダイオードD1，D2，
D3，D4による −0.8×４＝−3.2V であり、PROMセルPCの破壊時（書込み時）の
ノードN2の電位は、ダイオードD5とセルPCのダ
イオード１段分による −0.8×２＝−1.6V である。このようなダイオード１段分のノード
N1，N2の論理振幅はカレントスイツチを構成す
るトランジスタQ2，Q3に供給され、この結果、
エミツタホロワとしてのトランジスタQ4を介し
て不良アドレスAiRが読出されることになる。
第４図の書込み動作を行なう場合、書込み電圧
Vpが外部から＋5Vに上昇させられ、また、一方
の電圧Voも−5Vに保持される。このとき、アド
レス信号Aiがハイレベルであれば、トランジスタ
Q1はオンとなる。この結果、PROMセルPCには
耐圧CEたとえば7V以上の電圧（たとえば、この
場合、ほぼ10V）の印加され、図示のごとく、電
流IWが流れてエミツターベース間が短絡されるこ
とになる。
Vpが外部から＋5Vに上昇させられ、また、一方
の電圧Voも−5Vに保持される。このとき、アド
レス信号Aiがハイレベルであれば、トランジスタ
Q1はオンとなる。この結果、PROMセルPCには
耐圧CEたとえば7V以上の電圧（たとえば、この
場合、ほぼ10V）の印加され、図示のごとく、電
流IWが流れてエミツターベース間が短絡されるこ
とになる。
しかしながら、第４図における書込み時には、
非常に大きな書込み電流Iwを必要とし、この結
果、書込み用トランジスタQ1は大型化し、その
負荷も大きくなる。この結果、第２図に示すごと
く、論理振幅の大きなアドレス信号A0，A1，…，
A7がアドレスバツフア３と共にアドレス記憶回
路６に直接供給されると、非書込み時であつても
書込み用トランジスタQ1の大負荷がアドレス信
号A0，A1，…，A7に加わり、通常時のアドレス
アクセスタイムが遅くなるという問題点である。
非常に大きな書込み電流Iwを必要とし、この結
果、書込み用トランジスタQ1は大型化し、その
負荷も大きくなる。この結果、第２図に示すごと
く、論理振幅の大きなアドレス信号A0，A1，…，
A7がアドレスバツフア３と共にアドレス記憶回
路６に直接供給されると、非書込み時であつても
書込み用トランジスタQ1の大負荷がアドレス信
号A0，A1，…，A7に加わり、通常時のアドレス
アクセスタイムが遅くなるという問題点である。
本発明の目的は、書込み時以外の通常時のアド
レスアクセスタイムを短縮することにあり、その
手段は、アドレス信号の論理振幅をエミツタホロ
ワもしくはダイオードのレベルシフトダウン手段
により小さくした上でアドレス記憶回路に供給す
ることである。
レスアクセスタイムを短縮することにあり、その
手段は、アドレス信号の論理振幅をエミツタホロ
ワもしくはダイオードのレベルシフトダウン手段
により小さくした上でアドレス記憶回路に供給す
ることである。
〔作用〕
上述の手段によれば、たとえ書込み用トランジ
スタの容量が大きくとも、書込み時以外では書込
み用トランジスタに印加されるアドレス振幅は小
さいので、書込み用トランジスタの大負荷はアド
レス信号線に実質的に加わらないようになる。
スタの容量が大きくとも、書込み時以外では書込
み用トランジスタに印加されるアドレス振幅は小
さいので、書込み用トランジスタの大負荷はアド
レス信号線に実質的に加わらないようになる。
第１図は本発明に係る半導体記憶装置の一実施
例を示す金体概要図である。第１図においては、
第２図に対して各アドレス信号A0，A2，…，A7
はレベルシフトダウン手段としてのエミツタホロ
アQ11，Q12、ダイオードD11，D12，D13、および
抵抗R1，R2を介してアドレス記憶回路６に供給
されている。たとえば、アドレス信号のハイレベ
ル、ローレベルが、−0.8V、−1.8Vとすれば、ア
ドレス振幅は、1.0V（＝1.8−0.8）であり、従つ
て、アドレスバツフア３の入力側では、そのハイ
レベルおよびローレベルは、それぞれ、−1.6V
（＝−0.8−0.8）、−2.6V（＝−1.8−0.8）であるが、
アドレス振幅はやはり1.0V（＝2.6−1.6）である。
他方、アドレス記憶回路６の入力側の各ノード
N3においては、アドレス信号A0，A1，…，A7の
ハイレベル−0.8Vは、２段のエミツタホロアお
よび３段のダイオードD11，D12，D13により、 −0.8−0.8×５＝−4.8V となり、ローレベル−1.8Vは、２段のエミツタ
ホロアおよび３段のダイオードにより、 −1.8−0.8×５＝−5.8V となり得るが、この場合、最低電源電圧は−5V
であるので、各ノードN3のローレベルは−5Vで
ある。従つて、各ノードN3でのアドレス振幅は
0.2V（＝5.0−4.8）と小さくなり、さらに、書込
み用トランジスタQ1のゲートのアドレス振幅は
抵抗R1，R2により小さくなる。たとえば、書込
み用トランジスタQ1のゲートのアドレス振幅を
0.1Vとすれば、アドレス振幅は、２段のエミツ
タホロア、３段のダイオードおよび抵抗により、
0.1／１＝１／10にされたことになる。
例を示す金体概要図である。第１図においては、
第２図に対して各アドレス信号A0，A2，…，A7
はレベルシフトダウン手段としてのエミツタホロ
アQ11，Q12、ダイオードD11，D12，D13、および
抵抗R1，R2を介してアドレス記憶回路６に供給
されている。たとえば、アドレス信号のハイレベ
ル、ローレベルが、−0.8V、−1.8Vとすれば、ア
ドレス振幅は、1.0V（＝1.8−0.8）であり、従つ
て、アドレスバツフア３の入力側では、そのハイ
レベルおよびローレベルは、それぞれ、−1.6V
（＝−0.8−0.8）、−2.6V（＝−1.8−0.8）であるが、
アドレス振幅はやはり1.0V（＝2.6−1.6）である。
他方、アドレス記憶回路６の入力側の各ノード
N3においては、アドレス信号A0，A1，…，A7の
ハイレベル−0.8Vは、２段のエミツタホロアお
よび３段のダイオードD11，D12，D13により、 −0.8−0.8×５＝−4.8V となり、ローレベル−1.8Vは、２段のエミツタ
ホロアおよび３段のダイオードにより、 −1.8−0.8×５＝−5.8V となり得るが、この場合、最低電源電圧は−5V
であるので、各ノードN3のローレベルは−5Vで
ある。従つて、各ノードN3でのアドレス振幅は
0.2V（＝5.0−4.8）と小さくなり、さらに、書込
み用トランジスタQ1のゲートのアドレス振幅は
抵抗R1，R2により小さくなる。たとえば、書込
み用トランジスタQ1のゲートのアドレス振幅を
0.1Vとすれば、アドレス振幅は、２段のエミツ
タホロア、３段のダイオードおよび抵抗により、
0.1／１＝１／10にされたことになる。
このようにして、書込み時以外にあつては、ア
ドレスバツフア３へ入力されるアドレス振幅に比
べてアドレス記憶回路６へ入力されるアドレス振
幅は小さくされているので、アドレス記憶回路６
の書込み用トランジスタQ1の大負荷がアドレス
バツフア３へのアドレス信号に加わるのを実質的
に防止できる。つまり、トランジスタQ1のゲー
ト容量CGが大きくとも、電圧振幅ΔVが小さけれ
ば、電荷変動CGΔVは小さくなるので、書込み用
トランジスタの負荷を無視できる。
ドレスバツフア３へ入力されるアドレス振幅に比
べてアドレス記憶回路６へ入力されるアドレス振
幅は小さくされているので、アドレス記憶回路６
の書込み用トランジスタQ1の大負荷がアドレス
バツフア３へのアドレス信号に加わるのを実質的
に防止できる。つまり、トランジスタQ1のゲー
ト容量CGが大きくとも、電圧振幅ΔVが小さけれ
ば、電荷変動CGΔVは小さくなるので、書込み用
トランジスタの負荷を無視できる。
書込み時には、電位Vpが0Vから5Vにされるの
で、書込み用トランジスタQ1へのアドレス振幅
は大きくなり、この場合、アドレスバツフア３へ
のアドレス振幅もさらに大きくなるが、書込み時
にはこのようなアドレス振幅はアドレスバツフア
３に何ら影響ない。
で、書込み用トランジスタQ1へのアドレス振幅
は大きくなり、この場合、アドレスバツフア３へ
のアドレス振幅もさらに大きくなるが、書込み時
にはこのようなアドレス振幅はアドレスバツフア
３に何ら影響ない。
なお、第１図においては、レベルシフトダウン
手段として、２段のエミツタホロアおよび３段の
ダイオード等を用いたが、これらの段数は適宜あ
るいは電源電圧に応じて変更され得る。たとえ
ば、５段共もダイオードであつてもよく、また、
書込み電圧が高ければ段数を６以上にすることも
でき、さらに、最低電源電圧が−5Vよりも高け
れば段数を４以下にすることもできる。
手段として、２段のエミツタホロアおよび３段の
ダイオード等を用いたが、これらの段数は適宜あ
るいは電源電圧に応じて変更され得る。たとえ
ば、５段共もダイオードであつてもよく、また、
書込み電圧が高ければ段数を６以上にすることも
でき、さらに、最低電源電圧が−5Vよりも高け
れば段数を４以下にすることもできる。
以上説明したように本発明によれば、書込み時
以外では書込み用トランジスタに加わるアドレス
振幅を小さくしているので、これらのトランジス
タの大負荷はアドレス信号に加わらなくなり、こ
の結果、アドレスアクセスタイムは短縮される。
以外では書込み用トランジスタに加わるアドレス
振幅を小さくしているので、これらのトランジス
タの大負荷はアドレス信号に加わらなくなり、こ
の結果、アドレスアクセスタイムは短縮される。
第１図は本発明に係る半導体記憶装置の実施例
を示す回路図、第２図は最近提案された冗長構成
付のバイポーラトランジスタによるRAMの全体
構成図、第３図は第２図のアドレス記憶回路６の
詳細なブロツク回路図、第４図は第３図の１ビツ
トアドレス記憶回路の一例を示す回路図である。 １：正規のメモリセルアレイ、２：冗長メモリ
セルアレイ、３，４，５：正規のメモリセル選択
手段、６：不良アドレス記憶手段、７：比較手
段、Q11，Q12，D11，D12，D13，R11，R12：レベ
ルシフトダウン手段。
を示す回路図、第２図は最近提案された冗長構成
付のバイポーラトランジスタによるRAMの全体
構成図、第３図は第２図のアドレス記憶回路６の
詳細なブロツク回路図、第４図は第３図の１ビツ
トアドレス記憶回路の一例を示す回路図である。 １：正規のメモリセルアレイ、２：冗長メモリ
セルアレイ、３，４，５：正規のメモリセル選択
手段、６：不良アドレス記憶手段、７：比較手
段、Q11，Q12，D11，D12，D13，R11，R12：レベ
ルシフトダウン手段。
Claims (1)
- 【特許請求の範囲】 １ アドレス入力手段、該アドレス入力手段が受
信したアドレスに応じて正規のメモリセルを選択
する正規のメモリセル選択手段、前記正規のメモ
リセルの不良アドレスを記憶する不良アドレス記
憶手段、該不良アドレス記憶手段の不良アドレス
と前記アドレス入力手段が受信したアドレスと比
較して両者が一致したときに冗長メモリアレイを
選択し前記正規のメモリセル選択手段をデイセー
ブルにする比較手段と、前記アドレス入力手段と
前記不良アドレス記憶手段との間に設けられ、不
良アドレス書き込み時にはアドレス入力が前記不
良アドレス記憶手段へ伝達され、通常のメモリ動
作時には前記アドレス入力が前記不良アドレス記
憶手段へ伝達されないようにする切替手段とを具
備する半導体記憶装置。 ２ 前記切替手段がレベルシフトダウン手段より
なり、前記不良アドレス記憶手段に供給されるア
ドレス振幅を前記アドレス入力手段の出力アドレ
ス振幅より小さくした特許請求の範囲第１項に記
載の半導体記憶装置。 ３ 前記レベルシフトダウン手段がエミツタホロ
ワ、ダイオードあるいは抵抗等を１段もしくは複
数段組合わせて得られる特許請求の範囲第２項記
載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243340A JPS61123099A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
| US06/788,567 US4744060A (en) | 1984-10-19 | 1985-10-17 | Bipolar-transistor type random access memory having redundancy configuration |
| DE8585307560T DE3585015D1 (de) | 1984-10-19 | 1985-10-18 | Bipolarer transistor-direktzugriffsspeicher mit redundanzkonfiguration. |
| EP85307560A EP0178948B1 (en) | 1984-10-19 | 1985-10-18 | Bipolar-transistor random access memory having a redundancy configuration |
| KR1019850007703A KR900008659B1 (ko) | 1984-10-19 | 1985-10-18 | 용장성 구조를 갖춘 바이폴러 트랜지스터형 랜덤 액세스 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243340A JPS61123099A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123099A JPS61123099A (ja) | 1986-06-10 |
| JPH0334158B2 true JPH0334158B2 (ja) | 1991-05-21 |
Family
ID=17102366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243340A Granted JPS61123099A (ja) | 1984-10-19 | 1984-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123099A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2577724B2 (ja) * | 1986-07-31 | 1997-02-05 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0756349A (ja) * | 1993-08-19 | 1995-03-03 | Mitsubishi Paper Mills Ltd | 平版印刷版用版面処理液 |
-
1984
- 1984-11-20 JP JP59243340A patent/JPS61123099A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123099A (ja) | 1986-06-10 |
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