JPH0476200B2

JPH0476200B2 -

Info

Publication number: JPH0476200B2
Application number: JP59198540A
Authority: JP
Inventors: Kenichi Oohata; Kunihiko Yamaguchi; Noryuki Pponma
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1984-09-25
Filing date: 1984-09-25
Publication date: 1992-12-02
Also published as: JPS6177191A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体メモリに係り、特にワード線駆
動回路の低振幅化に好適な書き込み回路に関す
る。

〔発明の背景〕

本発明の背景技術として、例えば、“ジエイ．
ノクボ．テイ．タムラ、エム．ナカマエ、エツ
チ．シライ、テイ．イクシマ、テイ．アカシ、エ
ツチ．マユミ、テイ．クボタ、テイ．ナカムラ
“4.5ナノセカンドアクセスタイム1K×４ビツ
トイーシーエルラム”アイイーイーイー第エ
スシー18巻第５号10月1983第515頁〜第519頁”
（「J.NOKUBO，T.TAMURA，M.
NAKAMAE，H.SHIRAKI，T.IKUSHIMA，
T.AKASHI，H.MAYUMI，T.KUBOTA，T.
NAKAMURA，“Ａ 4.5ns Access Time 1K
×4Bit ECL RAM”IEEE VOL sc−18，No.５
OCT 1983 p515〜p519」）に記載された技術が
ある。

一般に集積回路に於いて、信号の低振幅化は回
路の高速化に有効である。特に、バイポーラメモ
リに於いては、ワード線駆動回路での遅延時間が
アクセス時間の大きな部分をしめており、ワード
線駆動回路の低振幅化を図れば高速化に大きく寄
与できる。しかし、従来の書き込み回路では、ワ
ード線駆動回路の振幅がかなり大きな値に制限さ
れ、それ以下にすることがむずかしい状況にあつ
た。

以下この関係を説明する。従来のメモリセルア
レイ及び周辺回路の概要を第１図に示し、この回
路の動作を以下に簡単に説明する。まずワード線
駆動回路XDのうちの１つ、例えばXD₁が選択さ
れてワード線X₁は高レベルのV_XHとなる。その他
のすべてのワード線例えばX₂は、非選択で低レ
ベルのV_XLになる。この状態でデイジツト線駆動
回路YDのうちの１つ、例えばYD₁が選択されて
セルの情報に応じてデイジツト線D₁，D₂のいず
れかにセルから読み出し電流が流れる。こうし
て、セルMC₁₁が選択される。今このセルにおい
て、トランジスタQ₁₁がオン、トランジスタQ₁₂
がオフしていると仮定し説明をする。この時のト
ランジスタQ₁₁のベース電位をV_C1-S、トランジス
タQ₁₂のベース電位をV_C0-Sとする。またセル
MC₁₁と同じデイジツト線に接続されており、選
択されていないセル、例えばセルMC₂₁において
も、トランジスタQ₂₁がオフ、トランジスタQ₂₂
がオンしていると仮定する。この時のトランジス
タQ₂₁のベース電位をV_C0-NS、トランジスタQ₂₂の
ベース電位をV_C1-NSとする。またこの図でI_ST1，
I_ST2は保持電流であり、I_R1，I_R2は読み出し電流で
ある。

この回路に於いて読み出し時には、書き込み命
令信号（）により読み出し・書き込み回路
RWの出力線RW₁，RW₂の電位を共にV_C1-Sと
V_C0-Sの中間の電位Vrefcにする。

この時、デイジツト線D₁に流れる読み出し電
流I_R1は、デイジツト線D₁に接続されているトラ
ンジスタのうち最もベース電位の高いトランジス
タから流れる。この関係を第２図で説明する。こ
の図のａに読み出し時のデイジツト線D₁に接続
されるトランジスタの電位関係を、ｂにD₂の電
位関係を示す。又ｃ，ｄには書き込み時の電位関
係を示す。すなわち第２図から解る様に読み出し
電流I_R1はトランジスタQ₁₁から流れる。同様に第
２図からデイジツト線D₂に流れる読み出し電流
I_R2は、セル電位参照トランジスタQ_R2から流れ
る。そこでセル電位参照トランジスタQ_R1，Q_R2
のどちらに読み出し電流が流れるかをセンス回路
Ｓで検出することにより、セルが記憶している情
報をデータ出力として読み出すことができる。

書き込み時には、書き込み命令信号（）に
より読み出し・書き込み回路RWの出力線RW₁，
RW₂を書き込む情報に応じて一方をV_C0-Sより低
い電位V_WLにし、もう一方のVrefcの電位にする。
以下、読み出し・書き込み回路RWの出力線RW₁
の電位をVrefc、RW₂の電位をV_WLにした場合を
考える。デイジツト線D₁に流れる読み出し電流
I_R1は、読み出しと時と同じ様にトランジスタQ₁₁
から流れる。ところが、デイジツト線D₂に流れ
る読み出し電流I_R2は、第２図から解る様にセル
電位参照トランジスタQ_R2のベース電位が、V_C0-S
より低いV_WLであるため、トランジスタQ₁₂から
流れる。この時、トランジスタQ₁₂のコレクタに
接続されている負荷の電圧降下によつて、トラン
ジスタQ₁₁のベース電位が下がり、Vrefc以下に
なつた時点から、トランジスタQ₁₁はオフし、読
み出し電流I_R1はセル電位参照トランジスタQ_R1か
ら流れる様になり、セルの情報は逆転する。この
様にしてセルに任意の情報を書き込むことができ
る。

さて、この様な従来の書き込み方式の場合、書
き込み時に読み出し電流I_R2がトランジスタQ₁₂，
Q₂₂で分流しない程度にV_C1-NSがV_C0-NSより低く
なければならない。

通常カレントスイツチを構成するトランジスタ
が分流を起さないためには100〜200ｍＶの電位差
が必要であるからV_C1-NCはV_CO-Sより100〜200ｍ
Ｖ低くなければならない。

V_C1-NSが上の条件を満たさないと本来トランジ
スタQ₁₂から流れるべき読み出し電流I_R2が、非選
択のセルのトランジスタQ₂₂からも分流し、トラ
ンジスタQ₁₂から流れる電流が減るので選択され
たセルMC₁₁に書き込みが完全に行なわれないか
らである。一方ワード線駆動回路の低レベルV_XL
とV_C1-NSは、、ほぼ同電位なので上述の制限によ
り、V_XLはV_C0-Sより100〜200ｍＶ低くなければ
ならない。この条件によりワード線駆動回路の出
力振幅は決定される。

また、一般に、読み出し電流を大きくすればセ
ルでの遅延時間を短縮できることが知られてい
る。ところが、第１図のセルの場合セルに流す電
流を増すと、シヨツトキバリアダイオード（以下
SBDと略す）SBD₁，SBD₂が共にオンし、トラ
ンジスタQ₁₁，Q₁₂のベース電位を両方ともV_XHか
らSBDの電圧降下分だけ低い電位にクランプす
るため、トランジスタQ₁₁，Q₁₂のベース間電位
差がなくなり、情報を保持できなくなる。（第３
図参照）そこで第４図の様なセルが考案されてい
る。このセルの場合、電流を大きくしてもSBD
に直列に入れた抵抗のため、ベース間電位差は適
当な値に保たれる（第４図参照）。この様に読み
出し電流I_Rを大きく設定できるセルを使用した場
合V_COSの電位が第３図のセルより低いため、上述
の制限によりV_XLは第３図のセルを使用した場合
よりも低く設定せねばならず、ワード線駆動回路
の振幅が大きくなりこの部分での遅延時間を小さ
くする際に問題視されていた。

〔発明の目的〕

本発明の目的は、高速動作に適した低振幅のワ
ード線駆動回路を有する半導体メモリを提供する
ことにある。

書込み時の遅延時間を低減する他の方法につい
て、I²Lメモリに固有な例が、特開昭56−143594
号公報に開示されている。これは、ゲート１段分
の遅延時間を利用し、書き込み状態に入る前の該
期間だけ、該当するビツト線対に流出する読み出
し電流を減少させるものである。これによりメモ
リセルトランジスタのベースに蓄積された少数キ
ヤリアを低減でき、書き込み時間を短縮できる。

しかし本公知例では、ゲート１段分の遅延時間
の経過後には読み出し電流は低減されない。従つ
てこれによる書き込み時間の遅延は従来と同様に
生じ、書き込み時間の低減という点でなお不十分
であつた。

さらに本公知例では、ワードドライバの電圧振
幅低減により、さらに書き込み時間を低減するこ
とについても全く示唆されていない。

〔発明の概要〕

上記の目的を達成するために、書き込む情報に
応じていずれかの読み出し電流をデイジツト線に
流さない様にして書き込みを行う書き込み方式を
考案した。

本願で開示される発明のうち、代表的な発明
は、複数のワード線X₁，X₂……と複数のデイジ
ツト線対D₁，D₂……がマトリクス状に配列され、
該複数のワード線X₁，X₂……と該複数のデイジ
ツト線対D₁，D₂……の各交点に、それぞれメモ
リセルMC₁₁，MC₁₂，MC₂₁，MC₂₂……が接続さ
れてなり、該メモリセルMC₁₁，MC₁₂，MC₂₁，MC₂₂……
はそれぞれコレクタとベースとが交叉接続された
第１と第２のマルチエミツタトランジスタQ₁₁，
Q₁₂，Q₂₁，Q₂₂を有し、上記ワード線X₁の方向の複数のメモリセル
MC₁₁，MC₁₂の第１のマルチエミツタトランジス
タQ₁₁の第１のエミツタと第２のマルチエミツタ
トランジスタQ₁₂の第１のエミツタとは共通に保
持電流源I_ST1に接続され、上記デイジツト線対D₁，D₂の方向の複数のメ
モリセルMC₁₁，MC₂₁の第１のマルチエミツタト
ランジスタQ₁₁，Q₁₂の第２のエミツタと第２の
マルチエミツタトランジスタQ₁₂，Q₂₂の第２の
エミツタとは上記デイジツト線対D₁，D₂に接続
されてなり、上記複数のデイジツト線対D₁，D₂にはベース
が参照電位Vrefcに接続された複数のセル電位参
照トランジスタ対Q_R1，Q_R2のエミツタとベース
がデイジツト線駆動回路YD₁によつて駆動される
複数の電流スイツチトランジスタ対Q_Y1，Q_Y2の
コレクタがそれぞれ接続され、上記複数の電流スイツチトランジスタ対Q_Y1，
Q_Y2のエミツタにはベースが書き込み回路Ｗの相
補出力W₁，W₂により駆動された書き込みトラン
ジスタ対Q_W1，Q_W2のエミツタと読み出し電流源
対I_R1，I_R2とが共通に接続され、上記複数のワード線X₁，X₂のうち選択された
一本のワード線X₁を選択電位に駆動し、上記複
数の電流スイツチトランジスタ対のうち選択され
た電流スイツチトランジスタ対Q_Y1，Q_Y2のベー
スを上記デイジツト線駆動回路YD₁の出力により
選択電位V_YHに駆動することにより上記選択され
た一本のワード線X₁と上記複数のデイジツト線
対のうち選択されたデイジツト線対D₁，D₂の交
点のひとつのメモリセルMC₁₁を選択し、上記書き込み回路Ｗの上記相補出力の一方W₁
と他方W₂とをそれぞれ上記選択電位V_YHより高い
高電位V_WYHと上記選択電位V_YHより低い低電位
V_WYLとすることにより、上記読み出し電流源対
の一方の電流I_R1を上記書き込みトランジスタ対
の一方Q_W1のコレクタ・エミツタ経路に流す一
方、、上記読み出し電流源対の他方の電流I_R2を上
記電流スイツチトランジスタ対の他方Q_Y2のコレ
クタ・エミツタ経路と上記セル電位参照トランジ
スタ対の他方Q_R2のコレクタ・エミツタ経路とに
流すことにより、上記選択されたひとつのメモリ
セルMC₁₁に流れる電流を実質的に上記保持電流
源I_ST1の電流のみに減少せしめて、上記選択され
たひとつのメモリセルMC₁₁のオン状態の第１の
マルチエミツタトランジスタQ₁₁の高ベース電位
とオフ状態の第２のマルチエミツタトランジスタ
Q₁₂の低ベース電位とを上記参照電位Vrefcより
高電位に上昇させ、上記一対の読み出し電流源の
上記他方の電流I_R2を上記第２のマルチエミツタ
トランジスタQ₁₂の上記第２のエミツタに流すこ
とにより上記第２のマルチエミツタトランジスタ
Q₁₂をオフ状態からオン状態とせしめ、上記選択
されたひとつのメモリセルMC₁₁の記憶情報を反
転書き込みすることを特徴とする。

従つて、セルでの遅延時間を短縮するために、
読み出し電流源対I_R1，I_R2の電流を大きくしたと
しても、書き込み動作開始直後では選択されたひ
とつのメモリセルMC₁₁に流れる電流を実質的に
保持電流源I_ST1の電流のみに減少されて、記憶情
報を反転書き込みされる選択メモリセルMC₁₁の
第１と第２のマルチエミツタトランジスタQ₁₁，
Q₁₂のコレクタ負荷回路の電圧降下が減少するの
で、ワード線を選択するための駆動電圧を低振幅
とすることができる。

〔発明の実施例〕

以下、本発明の実施例を第５図により説明す
る。従来、読み出し・書き込みの両方に使用して
いたセル電位参照トランジスタQ_R1，Q_R2のベー
ス電位はVrefcに固定する。そして書き込み用に
新らたにトランジスタQ_W1，Q_W2を、読み出し電
流切換トランジスタQ_Y1，Q_Y2とそれぞれカレン
トスイツチを構成するように接続する。セルは第
４図のセルを使用する。以下、この回路の動作を
説明する。

セルMC₁₁が選択されているとし、セルMC₁₁に
於いて、トランジスタQ₁₁がオン、トランジスタ
Q₁₂がオフとし、この時のトランジスタQ₁₁のベ
ース電位をV_C1-S、トランジスタQ₁₂のベース電位
をV_C0-Sとする。また、セルMC₁₁と同じデイジツ
ト線に接続されている選択されていないセル、例
えばMC₂₁では、トランジスタQ₂₁がオフ、トラン
ジスタQ₂₂がオンとし、この時のトランジスタ
Q₂₁のベース電位をV_C0-NS、トランジスタQ₂₂のベ
ース電位をV_C1-NSとする。

読み出し時には、書き込み回路Ｗの出力線W₁，
W₂をデイジツト線駆動回路の高レベルV_YHより低
い電位V_WYLとし、トランジスタQ_W1，Q_W2をオフ
し、読み出し電流を従来と同じ様に流すことによ
つて読み出しを行うことができる。

書き込み時には、書き込み回路Ｗの出力線W₁，
W₂を書き込む情報に応じて、一方をV_YHより高い
電位V_WYHにしそこに接続されている書き込み用
トランジスタをオンさせ、もう一方をV_WVLにし、
そこに接続されている書き込み用トランジスタを
オフにする。今、書き込み用トランジスタQ_W1を
オン、Q_W2をオフにした場合を考える。この時、
読み出し電流I_R1は書き込み用トランジスタQ_W1か
ら流れ、読み出し電流I_R2はセル電位参照トラン
ジスタQ_R2から流れるため、選択されたセルMC₁₁
に流れる電流は保持電流のみになり、セル内のト
ランジスタのコレクタに接続されている負荷によ
る電圧降下が減少しそれまでV_C1-S，V_C0-Sであつ
たトランジスタQ₁₁，Q₁₂のベース電位が第４図
に示す様にV_C1-XS，V_C0-XSへ向かつて上昇する。

この時、読み出し電流I_R2がセル電位参照トラ
ンジスタQ_R2とトランジスタQ₁₂とで分流しない
程度にV_C0-XSがVrefcより高ければトランジスタ
Q₁₂を完全にオンさせることができ、情報を書き
込むことができる。ところが、V_C0-XSが上の条件
を満たさないと、トランジスタQ₁₂を完全にオン
させることができず、トランジスタQ₁₁，Q₁₂の
ベースの電位関係が逆転しなかつたり、逆転した
としてもベース間の電位差が小さいため情報が破
壊され易くなる。例えば、第３図に示すセルの場
合はV_C0-XSはVrefc以下であり、本発明を適用す
ることはできない。しかし、第４図に示すセルの
場合V_C0-XSはVrefcより十分高く、本発明が適用
可能である。

次に本発明に於けるワード線駆動回路の出力振
幅について述べる。

従来の書き込み方式では、V_XLは書き込みによ
つて限界を受けていたのに対し、本発明では読み
出しによつて制限を受ける。すなわち読み出し時
には、読み出し電流がセル電位参照トランジスタ
と非選択セルのトランジスタから分流しない様に
V_XLをVrefcより100〜200ｍＶ低い電位までしか
上げることはできない。

本発明を適用することで、従来V_C0-Sより100〜
200ｍＶ低い電位までしか上げることのできなか
つたV_XLが、Vrefcより100〜200ｍＶ低い電位ま
で上げることができる様になる。この関係を第６
図で説明する。第６図ａに従来のワード線駆動回
路の出力振幅ΔV_Xをｂに本発明適用時のワード
線駆動回路の出力振幅ΔV_X′を示す。これから解
る様に本発明によればワード線駆動回路の振幅を
従来の2/3程度に減らすことができる。

また本発明では、選択セルのトランジスタのベ
ース電位がVrefcを越えるまでの時間が書き込み
期間に大きな割合をしめる。そこで、書き込み期
間中だけVrefcを読み出し時より下げれば書き込
み時間を短縮できる。

またこの場合、第５図の例の様にセル電位参照
トランジスタQ_R1，Q_R2のベースを共通にして、
両方のベース電位を下げる必要はなく、セル電位
参照トランジスタQ_R1，Q_R2のベースを分離して、
書き込む情報によつてセルのオンにしたいトラン
ジスタと同じデイジツト線に接続されているセル
電位参照トランジスタのベース電位のみを下げれ
ば良い。

第７図は、ワード線の立ち下り時間を短縮する
ためワード線放電回路を付加したメモリ回路に本
発明を適用した例である。ΔI_STがワード線放電電
流である。この様な回路の場合、書き込み時に選
択セルに読み出し電流を流さない様にした時、セ
ルには保持電流に加えてワード線放電電流が流れ
るが、第４図のV′_C0-XSがVrefc以上になる様にワ
ード線放電電流を設定することでこの様な回路に
も本発明は適用可能となる。

第８図は、本発明に使用する書き込み回路の一
例である。，はそれぞれ書き込み命令信
号、チツプ選択信号でこれらは負論理である。
DIは書き込み情報入力信号でこれは正論理であ
る。ODは出力禁止信号であり、出力回路へ接続
される。V_BB1，V_BB2，V_BB3はそれぞれの回路の参
照電位である。またW₁，W₂は書き込み回路の出
力線である。が高レベルの時はDI，によ
らず、この回路の出力線W₁，W₂は２つとも低レ
ベルのV_WYLになり書き込みを禁止し、ODが高レ
ベルとなりデータ出力を禁止する。が低レベ
ルでが高レベルの時には、出力線W₁，W₂は
２つとも低レベルのV_YWLになり読み出しが行な
われ、ODが低レベルとなり読み出した情報がデ
ータ出力として出力される。が低レベルで
が低レベルの時には出力線W₁，W₂はDIによつて
一方が高レベルのV_WYH、もう一方が低レベルの
V_WYLになり書き込みが行われ、ODが高レベルと
なり書き込み中のデータ出力を禁止する。

〔発明の効果〕

本発明によれば、ワード線駆動回路の出力振幅
を従来の2/3程度にすることが可能となり、この
回路での遅延時間を短縮できるため、その分アク
セス時間を短縮できる効果がある。更にワード線
駆動回路の低出力振幅を可能にした本発明によれ
ば、電源電圧を従来回路に比べ小さくする事、ま
た同一電源電圧とすれば、トランジスタの飽和に
対する余裕度を増大することが可能となる。

【図面の簡単な説明】

第１図は従来のセルアレイ及び周辺回路の一部
を示した回路図、第２図は読み出し、書き込み時
に於ける従来のセル、セル電位参照トランジスタ
のベース電位関係を示した説明図、第３，４図は
メモリセルの直流特性図、第５図は本発明の実施
例を示した回路図、第６図は従来のワード線駆動
回路の振幅と本発明のそれを比較した説明図、第
７図は本発明をワード線放電回路付きの回路に適
用した例を示す回路図、第８図は本発明で使用す
る書き込み回路の一例を示す回路図である。

Claims

【特許請求の範囲】１複数のワード線と複数のデイジツト線対がマ
トリクス状に配列され、該複数のワード線と該複
数のデイジツト線対の各交点に、それぞれメモリ
セルが接続されてなり、該メモリセルはそれぞれコレクタとベースとが
交叉接続された第１と第２のマルチエミツタトラ
ンジスタを有し、上記ワード線の方向の複数のメモリセルの第１
のマルチエミツタトランジスタの第１のエミツタ
と第２のマルチエミツタトランジスタの第１のエ
ミツタとは共通に保持電流源に接続され、上記デイジツト線対の方向の複数のメモリセル
の第１のマルチエミツタトランジスタの第２のエ
ミツタと第２のマルチエミツタトランジスタの第
２のエミツタとは上記デイジツト線対に接続され
てなり、上記複数のデイジツト線対にはベースが参照電
位に接続された複数のセル電位参照トランジスタ
対のエミツタとベースがデイジツト線駆動回路に
よつて駆動される複数の電流スイツチトランジス
タ対のコレクタがそれぞれ接続され、上記複数の電流スイツチトランジスタ対のエミ
ツタにはベースが書き込み回路の相補出力により
駆動された書き込みトランジスタ対のエミツタと
読み出し電流源対とが共通に接続され、上記複数のワード線のうち選択された一本のワ
ード線を選択電位に駆動し、上記複数の電流スイ
ツチトランジスタ対のうち選択された電流スイツ
チトランジスタ対のベースを上記デイジツト線駆
動回路の出力により選択電位に駆動することによ
り上記選択された一本のワード線と上記複数のデ
イジツト線対のうち選択されたデイジツト線対の
交点のひとつのメモリセルを選択し、上記書き込み回路の上記相補出力の一方と他方
とをそれぞれ上記選択電位より高い高電位と上記
選択電位より低い低電位とすることにより、上記
読み出し電流源対の一方の電流を上記書き込みト
ランジスタ対の一方のコレクタ・エミツタ経路に
流す一方、上記読み出し電流源対の他方の電流を
上記電流スイツチトランジスタ対の他方のコレク
タ・エミツタ経路と上記セル電位参照トランジス
タ対の他方のコレクタ・エミツタ経路とに流すこ
とにより、上記選択されたひとつのメモリに流れ
る電流を実質的に上記保持電流源の電流のみに減
少せしめて、上記選択されたひとつのメモリセル
のオン状態の第１のマルチエミツタトランジスタ
の高ベース電位とオフ状態の第２のマルチエミツ
タトランジスタの低ベース電位とを上記参照電位
より高電位に上昇させ、上記一対の読み出し電流
源の上記他方の電流を上記第２のマルチエミツタ
トランジスタの上記第２のエミツタに流すことに
より上記第２のマルチエミツタトランジスタをオ
フ状態からオン状態とせしめ、上記選択されたひ
とつのメモリセルの記憶情報を反転書き込みする
ことを特徴とする半導体メモリ。２複数のメモリセルの上記第１と第２のマルチ
エミツタトランジスタのコレクタ負荷回路は、負
荷抵抗とシヨツトキバリアダイオードの並列接続
からなり、該シヨツトキバリアダイオードに直列
抵抗が挿入されてなることを特徴とする特許請求
の範囲第１項記載の半導体メモリ。