JPH0334188A

JPH0334188A - メモリ回路

Info

Publication number: JPH0334188A
Application number: JP1166648A
Authority: JP
Inventors: Jun Eto; 潤衛藤; Kiyoo Ito; 清男伊藤; Yoshiki Kawajiri; 良樹川尻
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-06-30
Filing date: 1989-06-30
Publication date: 1991-02-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＭＯＳ−ＤＲＡＭの低／ｌ！１費電力化と高Ｓ
／Ｎ化を同時に満足するメモリ回路に関する。

〔従来の技術〕

従来のＤＲＡＭ回路は、特公昭６１−６１４７９に記載
のように信号を蓄積する複数のメモリセルから成るメモ
リアレー（メモリセルマトリクス）、複数のメモリセル
のうち１つを選択するＸデコーダ、Ｙデコーダ、メモリ
セルから読み出された信号を増幅するセンスアンプ等か
ら戒っている。メモリセルマトリクスはビット線（デー
タ線）とそれに交差するように設けたワード線、その交
点に設けたメモリセルから或っている。メモリセルは１
つのＭＯＳ−ＦＥＴと１つのコンデンサから戊り、ＭＯ
Ｓ−ＦＥＴのドレイン端子はデータ線に。

ソース端子をコンデンサの一端に、ゲート端子はワード
線に各々つながっている。これらの回路でのメモリセル
への信号の書き込みは、次の様に行なう。ある１本ワー
ド線電圧を高電位にし、メモリセルに蓄積していた信号
（以下メモリセル信号という）をデータ線に読み出す。

読み出した信号はセンスアンプで増幅し、対となるデー
タ線を高電圧と低電位にする。この電圧が選択されてい
るメモリセルに再び書き込まれ、メモリセルには再び同
じ信号が書き込まれる。この後選択されていたワード線
の電位を高電位から少し下げる。この電位の低下量は高
電位を書き込んだメモリセルのトランスファゲート（Ｍ
ＯＳ−ＦＥＴ）がＯＦＦとなる程度である。この後、メ
モリセルを構成するコンデンサのＭＯＳ−ＦＥＴのソー
ス端子につながってない端子の電位を低電位から高電位
にする。これによりメモリセル信号のうち高電位のもの
は電位をさらに高くする。一方、低電位のものはその電
位がセンスアンプによって保持されているため電位は変
わらない。したがって、メモリセルに蓄積する信号量を
大きくでき、高Ｓ　／　Ｎ化が図れる。

近年、メモリの高集積化にともない一度に充放電するデ
ータ線数が増大し、それによる消費電力の増大が問題と
なってきている。しかし上記メモリ回路はこれらの点に
ついては配慮されていＡかった。

〔発明が解決しようとする課題〕

上記従来技術はメモリの高集積化にともなって生じる。

消費電力の増大に対する配慮がされておらず、メモリの
情報保持時間の低下、雑音の増大。

信頼度の低下等の問題があった。

消費電力の増大に対する対策としてはメモリで使う電圧
を低くする方法がある。しかし、メモリセルに蓄積する
電圧は情報保持時間や耐α線ソフトエラーの関係からむ
やみに低くはできない。したがって上記メモリで使う電
圧もあまり下げることはできず大幅に消費電力を低減す
ることはむづかしい。

本発明の目的は、メモリセルの蓄積電圧を十分確保しつ
つ消費電力を大幅に低減することにある。

〔課題を解決するための手段〕

上記目的は、センスアンプでのメモリセル信号増幅時、
対となるデータ線間の電位差（以下データ線電圧振幅と
略す）をセンスアンプを構成しているＭＯＳ−ＦＥＴの
しきい電圧より少し大きい値まで低下させることととも
に、メモリセル信号のうち高電位のものの電位をメモリ
セルを構成しているコンデンサのトランスファゲート用
ＭＯ３−ＦＥＴにつながってない端子を使って昇圧する
ことにより達成される。

〔作用〕

メモリセル信号増幅時のデータ線電圧振幅をセンスアン
プを構成するＭＯＳＦＥＴのしきい電圧近傍まで小さく
することにより、データ線充放電電流を大幅に低減する
ことができ、消費電力の低減が図れる。データ線電圧振
幅を小さくすることによりメモリセルヘデータ線から書
き込む電圧は小さくなるが、メモリセルを構成するコン
デンサの一端からその電圧を昇圧することによりメモリ
セル信号は大きくできる。したがって情報保持特性、耐
α線ソフトエラー特性、Ｓ／Ｎの向上が図れる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図（ａ）はメモリ回路構成の概略を示している。メモリ
セルは１トランジスタ１コンデンサ型である。第１図（
ａ）でＭＡはメモリセルアレーで、複数のデータ線り、
Ｄ、〜Ｄｏ、　Ｄｏ、ワード線Ｗ。−Ｗｌおよびメモリ
セルＭＣから成る。

ＸＤはＸデコーダで複数のワード線のうちの１本を選択
する。ＹＤはＹデコーダで複数のデータ対線のうちの１
対を選択する。Ｙ、はデータ線選択信号線でＹデコーダ
の出力信号を伝える。ＰＤはメモリセルを構成するコン
デンサの片側の端子（ここではプレートという）電圧を
制御するプレート駆動回路である。プレート配ａＰ０〜
Ｐ、はワード線毎に配置している。ＳＡ、〜５Ａｌｌは
センスアンプでメモリセルから読み出された信号を増幅
する。１はデータ線プリチャージ電圧Ｖｏｐを伝える信
号線、２はデータ線プリチャージ信号線でデータ線プリ
チャージ信号７了を伝える。３，４はセンスアンプ駆動
信号線で、各々センスアンプ開動信号φＳＰ、φＳＮを
伝える。Ｉｌｏ、Ｉｌｏは共通データ線で、メモリセル
への書き込み信す、メモリセルからの読み出し信号を伝
える。なお、ここでは共通データ線へのプリチャージ回
路は省略している。ＡＭＰは出力アンプで、メモリセル
から読み出した信号を増幅し、出力信診り。、、とする
。ＤｉＢはデータ線カバソファで外部からの入力信号（
書き込み信号）をチップ内の信号レベルに変換する回路
である。φ１は書き込み制御信号である。

第１図（ａ）に示す回路の読み出し動作を第１図（ｂ）
に示す動作波形を用いて説明する。なお、第１図（ｂ）
では説明を容易にするために、各波形では電圧値の一例
を示している。

第１図（ｂ）で１．、−１□の期間はメモリセルからの
信号の読み出し期間である。この動作は従来と同じであ
る。１１−１２の期間はメモリセル信号の増幅期間であ
る。メモリセル信号はセンスアンプを構成するＰＭＯＳ
とＮＭＯＳのしきい電圧の和程度の小振幅に増幅される
。１２−１．の期間はメモリセルへの信号の再書き込み
期間である。高蓄積電圧はプレート耗動回路によって昇
圧される。

１ｏ−１０の期間でのメモリセルからの信号読み出し動
作は次の通りである。

データ線プリチャージ信号φＰが４■の間、データ線り
。、Ｄ、（Ｄ、、Ｄ、）はプリチャージ電位のＩＶとな
っている。この時センスアンプ随動信号φｓｐ、φＳＮ
は１■となっており、センスアンプはＯＦＦ状態にあ゛
る。φＰがＯｖになった後、ワード線が選択される。ワ
ード線Ｗ。が選択されたとする。ＷｏがＯＶから４Ｖに
なると各データ線にはメモリセル信号が現われる。ここ
ではデータ線り、、Ｄ、につながるメモリセルにはいづ
れも高電位の信号が蓄積されていたとする。したがって
データ線り。（Ｄｏ）の電位がＤＯ（Ｄｎ）より少し高
くなる。

ｔニー上２期間でのメモリセル信号増幅動作は次の通り
である。

φｓｐが１ｖから２ｖに、φＳＮがＩＶからＯＶに変化
する。これによりセンスアンプＳＡ０〜ＳＡ。

が動作しメモリセル信号を増幅する。これによりデータ
線り。が２■、Ｄ、がｏｖとなり、メモリセル信号は２
ｖの低振幅に増幅される。この後ＹデコーダＹＤにより
１対のデータ線が選択される。

ここではＤｏ、　Ｄｏが選択されるとする。したがって
データ線選択信号線Ｙ０が４ｖとなり、共通データ線Ｉ
１０．Ｉ１０にメモリセル信号が読み出される。この信
号は出力アンプＡＭＰにより増幅され、出力信号Ｄ　ｏ
　ｕ　ｔとなる。

ところで、この期間ワード線ＷＩ、は４ｖとなっている
ので、メモリセルを構成するトランジスタはＯＮ状態で
ある。したがって、メモリセルの蓄積端子（たとえば第
１図（ａ）の１０）はデータ線とつながっており、デー
タ線と同じ電位となる。

したがって、この期間にプレートＰ。電位が４ｖからＯ
ｖにかわるが、蓄積端子の電位はセンスアンプによって
保持される。

ｔ２−Ｊ期間でのメモリセルへの信騒の再書き込み動作
は次の通りである。

センスアンプが動作した後、メモリセルを構成するコン
デンサの片側端子である蓄積端子１０の電位はＤｕと同
じ電位の２ｖとなっている（第１図（ｂ）で端子１０が
高電位の場合）。その後ワード線Ｗ。の電位が４ｖから
２Ｖまで低下する。

ここでメモリセルを構成するトランジスタのしきい電圧
を１■とすると、この時、蓄積端子１０の電位は２ｖ、
データ線Ｄ０の電位は２ｖとなっているためトランジス
タＴ。は○ＦＦ状態となる。

したがって、次にプレートＰ。の電位がＯｖから４■に
かわると蓄積端子１０の電位は２■からほぼ６Ｖまで上
昇する。これによりメモリセルにほぼ６ｖが書き込まれ
ることになる。一方、メモリセルに低電位の信号が蓄積
されていた場合は次の様な動作となる。第１図（ｂ）の
端子１０が低電位の場合の動作波形を用いて説明する。

センスアンプが動作した後データ線り。がＯＶ、　蓄積
端子１０もＯｖとなっている。この後、ワード線Ｗ０の
電位が４Ｖから２ｖまで低下してもメモリセルを構成す
るトランジスタＴ。はＯＮ状態である。

したがって、次にプレートＰ。の電位がＯＶから４■に
かわっても、センスアンプにより蓄積端子１０の電位は
Ｏｖに保持される。これによりメモリセルにはＯｖが書
き込まれることになる。

次にワード＊　Ｗ　ＯがＯＶとなりメモリセルへの再書
き込みが終了する。その後φｓｐ、　φＳＮが１■とな
る。また、φＰが４ｖとなりデータ線を１■にプリチャ
ージする。

次に書き込み動作を第１図（ｃ）の動作波形を用いて説
明する。

１、−１．期間でのメモリセルからの信号読み出し動作
は前述の読み出し動作の場合と同じである。

ｔ□−ｔ２では読み出し動作と同様にしてメモリセル信
号をセンスアンプで増幅する。この時書き込み信号Ｄｔ
ｎ　（第１図（ｃ）では図示せず）がデ−タ線カバソフ
アにとりこまれる。次に書き込み制御信号φＷ（第１図
（Ｑ）では図示せず）が４Ｖになると、共通データ線Ｉ
１０．Ｉ１０の電位がＤＩｎに応じて高電位、低電位に
分かれる。ここではＩｌｏがＯｖ、Ｉｌｏが２Ｖにむっ
たとする。

その後ＹデコーダＹＤにより１対のデータ線が選択され
る。ここではり、、ＤＯが選択されたとする。

したがってデータ線選択信号線Ｙ０が４Ｖになる。これ
によりり。が２Ｖ、ＤｏがＯｖになる。したがって、メ
モリセルの蓄積端子１０にはＯＶが書き込まれる（端子
１０が高電位の場合の動作波形）。一方、低電位が蓄積
されたメモリセルに高電位を書き込む動作は次の通りで
ある。センスアンプが動作した後り。はＯＶ、Ｄ、は２
Ｖとなっている。Ｉｌｏ、Ｉｌｏの電位はＤｔｎにより
各々２Ｖ、ＯＶにされる。その後Ｙ。が４Ｖになり、Ｄ
ｏが２Ｖ、Ｄ、がＯｖとなる。これによりメモリセルの
蓄積端子１０には２ｖが書き込まれる（端子１０が低電
位の場合の動作波形。

１２−１３期間でのメモリセルへの再書き込み動作は前
述の読み出し動作の場合と同じである。すなわち、ワー
ド線Ｗ０が２ｖとなり、プレートＰ。

が４Ｖになることによりメモリセルの蓄積端子の電位は
、高電位（２Ｖ）が蓄積されていた場合はほぼ６ｖまで
昇圧される。一方、低電位（０■）が蓄積されていた場
合はＯｖを保持する。

以上述べたように、本実施例によればデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。一般にメモリチップの消費電力の大部分はメモ
リアレーのデータ線充放電によって生じる。したがって
メモリの低消費電力化にはデータ線の充放１！電流を小
さくすることが効果的である。本実施例によるとデータ
線電圧振幅を非常に小さくできるので消費電力の大幅な
低減が可能となる。一方、メモリセルへの書き込み電圧
はプレートの電圧振幅を大きくすることにより十分確保
できる。プレート開動することによる消費電力の増大が
考えられるが２５６ワード線×１０２４データ対線のア
レーを考えた場合、−度に充放電するデータ線容量は２
００〜３００ｐＦであるのに対しプレートの容量１５〜
３０ｐＦとなり無視できる。なお、上記容量の割合を考
慮すると、データ線電圧振幅に比ベプレート電圧振幅を
大きくする方が低消費電力化に効果的である。

このように本実施例によるとメモリの低消費電力化と高
Ｓ／Ｎ化を同時に図ることができる。

なお、本実施例ではデータ線のプリチャージ時の電位を
データ線の電圧振幅の高電位と低電位の中間にしている
。これにより消費電力はさらに低減できる。

ところで、データ線電圧振幅はどの程度まで小さくでき
るか調＾た結果を第１図（ｄ）に示す。

第１図（ｄ）は横軸がデータ線電圧振幅、縦軸がデータ
線充放電時間を示している。ｔ、は充電時間をｔｉは放
電時間を示している。また、センスアンプを構成するＰ
チャネルＭＯ３ＦＥＴ　（第１図（ａ）で矢印の付いた
もの）とＮチャネルＭＯＳＦＥＴのしきい電圧をパラメ
ータとしている。

ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのし
きい電圧は同時にかえている。データ線電圧振幅を小さ
くしてもしきい電圧を小さくすればセンスアンプは動作
することがわかる。この結果から、データ線電圧振幅は
センスアンプを構成するＰチャネルＭＯＳＦＥＴとＮチ
ャネルＭＯＳＦＥＴのしきい電圧の徒対値の和よりやや
大きい程度まで小さくできることがわかる。Ｐチャネル
ＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのしきい電圧の
絶対値を等しくした場合、デ−タ線電圧振幅はセンスア
ンプを構成するＭＯＳＦＥＴのしきい電圧の２倍以上に
するのが適当であると言うこともできる。なお、データ
線充放電時間をデータ線電圧振幅が大きい場合と同じ程
度にするには、データ線電圧振幅はセンスアンプを構成
するＭＯＳＦＥＴのしきい電圧の３倍程度が適当である
。

ところで、通常メモリセルのコンデンサには容量を大き
くするために薄い酸化膜を用いる。したがって、コンデ
ンサの信頼性を良くするにはコンデンサに加わる電界を
小さくすることが重要である。第１図（ｂ）（ｃ）では
プレートの電位はメモリの待機時メモリセルの２種の蓄
積電位の間の電位となっており、コンデンサに加わる電
界は小さくなっている。ただし第１図（ｂ）（ｃ）の例
では低電位蓄積と高電位蓄積ではコンデンサに加わる電
界が異なり、低電位蓄積の方が高い電界が加わっている
。低電位蓄積と高電位蓄積でコンデンサに加わる電界を
同じにした例を第２図に示す。

本実施例は、データ線の電圧振幅とプレートの電圧振幅
を同じにしたものである。その他の動作および回路構成
は第１図に示す実施例と同一である。第２図（ａ）はメ
モリの読み出し動作を、（ｂ）は書き込み動作を示す。

本実施例ではデータ線の電圧振幅とプレートの電圧振幅
を同じにし、プレートの電位をメモリの待機時、メモリ
セルの２種の蓄積電位の中間電位にしている。これによ
りメモリセルのコンデンサに加わる電圧はメモリセルに
蓄積される電位が高電位の場合と低電位の場合で同じに
なり、コンデンサの信頼性を向上させることができる。

第１図に示す実施例では、ワード線を高電位にしてメモ
リセル信号をデータ線に読み出した時の信号（メモリセ
ル信号）は、メモリセルに高電位を蓄積していた場合の
方が低電位を蓄積していた場合に比べ大きくなる。たと
えばデータ線電圧振幅をＶｏ、プレート電圧振幅をＶＰ。

データ線容量位倒のメモリセル信号も小さくなる。したがって低電位
側のメモリセル信号のノイズマージンが小さくなってし
まう。そこでダミーセルを用いて低電位側のメモリセル
信号を増大させることにした。

この実施例を第３図を用いて説明する。本実施例は第１
図を示した実施例とダミーセルとなるダミーワード線Ｗ
Ｄ、、ＷＤ、と、ダミーワード線、データ線間にコンデ
ンサを設けた点が異なる。その他の回路構成、動作は第
１図に示す実施例と同一である。

第３図（ａ）に示す回路のメモリセル信号読み出し動作
を、第３図（ｂ）の動作波形を用いて説明する。なお、
第３図（ｂ）では低電位読み出しと、高電位読み出し両
方のデータ線電圧波形を示している。まず、低電位読み
出しについて説明する。ワード線Ｗ０が選択され高電位
になると、データ線Ｄ０にメモリセル信号が現われ、Ｄ
ｏはプリチャージ電圧１■より少し低くなる。この時、
ダミーワード線ＷＤ、を低電位から高電位にする。

この電位変化がコンデンサを通してデータ線Ｄ０に伝わ
り、ＤＱの電位が、プリチャージ電圧１ＶよりΔＶだけ
高くなる。これにより低電位読み出しでの信号電圧を大
きくでき、十分なノイズマージンを確保できる。なお、
ダミーセル信号の大きさΔ■はコンデンサの容量値とダ
°ミーワード線の電圧振幅を調整することにより任意の
大きさにできる。したがって、ノイズマージンの調整は
容易にできる。一方、メモリセルに高電位が蓄積されて
いた場合のメモリセル読み出し信号はΔＶだけ小さくな
る。しかし、高電位読み出し信号はもともと大きいので
、メモリセル読み出し信号のΔＶだけの低下によってノ
イズマージンがなくなることはない。なお、ワード線Ｗ
、が選択された時は、ダミーワード線はＷＤ、が低電位
から高電位になる。

以上述べたように本実施例によれば低電位側のメモリセ
ル信号を大きくでき、メモリ動作の安定化が図れる。な
お、メモリセルの性能を決める主なものは情報保持特性
と耐α線ソフトエラー特性である。これらの特性を向上
させるにはメモリセルの高電位側信号を大きくすること
が重要である。

したがって、ダミーセルによって低電位側のメモリセル
信号を増加させる場合も、高電位側の信号の方が常に大
きくなるように調整した方が良い。

次にプレート配線を設けたメモリセルの構成例を示す。

第４図はプレート配線をワード線毎に設けたメモリセル
構成の例である。同図で（ａ）が等価回路、（ｂ）が平
面構造を示している。従来のメモリセル構成としては、
アイ、ニス、ニス、シーシー　８６．ダイジェスト、オ
ブ、テクニカル。

ペーパー、頁２６３　（ＩＳＳＣＣ８６，Ｄｉｇｅｓｔ
　ｏｆＴｓｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　Ｐ２Ｓ５）
やアイ、ニス、ニス。

シー、シー　８５．ダイジェスト、オブ、テクニカルペ
ーパー、頁２４５　（ＩＳＳＣＣ８５，Ｄｉｇｅｓｔ　
ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　Ｐ２４５）に
示すものがある。これらのメモリセルを用いたメモリセ
ルアレーではプレートはワード線毎に分離されない。第
４図（ｂ）は上記従来のメモリセルをもとにプレートを
ワード線毎に分離したものである。同図で１がメモリセ
ルを構成するトランジスタのソース（ドレイン）端子と
なるｎ１拡散層で４のスルーホールを介してデータ線に
つながる。ここでは図面が複雑になるのをさけるために
データ線は示してない。データ線はたとえばＡＬ／ｌな
どでワード線に対して垂直に配置する。２は第１のポリ
シリコン層で形成したプレート（プレート配線）で同図
に示すように各ワード線に対応して分離している。

５の部分はコンデンサ部である。３は第２のポリシリコ
ン層で形成したワード線で、６の部分がトランジスタ部
である。このように現在あるメモリセルの構成を少し変
更するだけでプレート配線を設けることができる。

第４図（ｃ）は別のメモリセル構成の例である。

同図で１はメモリセルを構成するトランジスタのソース
（ドレイン）端子となるｎ＋拡散層で、４のスルーホー
ルを介してデータ線につながる。この実施例でも図面を
複雑にしないためにデータ線は省酩している。なお、デ
ータ線は先に示した実施例と同様にワード線と垂直に配
置している。２は第１ポリシリコン層で形成されるプレ
ート配線でワード線毎に分離している。３は第２ポリシ
リコン層で形成されるワード線である。このメモリセル
構成では、あるワード線が選択されると図中で上下に隣
り合うメモリセルが選択される。したがってこのメモリ
セル４１１戊では従来から用いられているおり返し形デ
ータ線（ビット線）構成はできない。このメモリセル構
成を用いた場合のメモリアレー構成を第４図（ｄ）、（
ｅ）に示す。第４図（ｄ）に示すメモリアレー構成はオ
ーブン型データ線構成で、隣り合うデータ線は異なるセ
ンスアンプにつながる。第４図（ｅ）に示すメモリアレ
ー構成は１ビツト／２セルのメモリアレー構成である。

この場合データ線に現われるメモリセル信号は１ビツト
／１セルのメモリセルアレーに比べ２倍となる。また、
対となるデータ線には同相のノイズがのりＳ／Ｎの向上
に図れる。

以上述べたように第４図（ｃ）に示すメモリセル構成で
もメモリアレーは構成できる。この場合、メモリセルの
レイアウト設計は非常に簡単となる。

さて、第１図に示す実施例ではプレートを使った再書き
込み動作の動作原理について示した。次にＤＲＡＭの動
作モードを考慮した。プレートを使っての再書き込み動
作について説明する。

まず、メモリチップ制御信号である書き込み制御信号Ｗ
Ｅがアドレスストローブ信号ＲＡＳ。

ＣＡＳに対して大幅に遅延してチップに入力されるリー
ドモディファイライトモードの場合について第１図の回
路と第５図の動作波形を用いて説明する。第５図でＲＡ
Ｓはロウ（Ｘ）アドレスストローブ信号、ＣＡＳはカラ
ム（Ｙ）アドレスストローブ信号、ＷＥは書き込み制御
信号である。

メモリセル信号の読み出しから蓄積端子のプレートによ
る第１回目の昇圧までの動作は第１図（ｂ）に示す動作
と同じである。本実施例ではプレートによる昇圧の数Ｗ
Ｅ倍信号高電位から低電位にかわり、書き込み動作とな
る。これにより、ワード線Ｗ、の電位が再び５ｖに上昇
する。一方、データ線選択信号線ＹＩ、がＯｖから５Ｖ
にかわり、共通データ線を介して、データ線り。、Ｄｏ
に信号が書き込まれる。ここではＤｏにＯＶ、Ｄ、に２
ｖが書き込まれるとする。これによりメモリセルの蓄積
端子１０にはＯＶが書き込まれる。次にプレ−ト配線が
再び５ｖからＯｖに変化するこの時ワード線毎ＡＷｏの
電位が５■であるため蓄積端子１０の電位はセンスアン
プで保持される。その後ワ−ド線毎０の電位が２ｖに低
下する。次にプレ−ト配線がＯｖから５■に変化する。

この場合、ワード線Ｗ、の電位は２ｖ、データ線Ｄ０の
電位はＯＶであるのでメモリセルを構成するトランジス
タ部６はＯＮ状態であり、蓄積端子１０の電位ＯＶはセ
ンスアンプで保持される。なお、蓄積端子１０に高電位
の２Ｖが書き込まれている場合は。

ワード線Ｗ、の電位が２ｖになることによりｌ−ランジ
スタＴ０がＯＦＦ状態となる。したがってプレートＰ、
がＯＶから５ｖに変化すると蓄積端子１０の電位は２ｖ
からほぼ７Ｖまで上昇する（第５図で端子１０が低電位
の場合）。以上の動作の後ワード線Ｗ０の電位がＯｖと
なり、メモリセルへの信号の書き込みが終了する。その
後データ線り、Ｄ、はプリチャージされ１ｖとなる。ま
たφＳＰ、φＳｎも１Ｖになる。

以上述べたように本実施例によれば書き込み制御信号が
おそく入力されるリードモディファイライトモードにお
いてもプレートを使っての再書き込みが可能で、データ
線の電圧振幅を小さくできるので低消＊電力化が図れる
。

次にページモードやスタティックカラムモードに適した
、プレートを使った再書き込み動作について説明する。

スタティックカラムモードライトサイクルのメモリチッ
プ制御信号（ＲＡＳ、ＣＡＳ、アドレス信号など）の動
作波形を第６図に示す。ページモードもスタティックカ
ラムモードもＲＡＳ信号が低電位の間にカラム系のアド
レス信号が何度も変わる。すなわちこれらの動作モード
では、１本のワード線が選択されている間それにつなが
る複数のメモリセルについて書き込み、読み出しが行な
われる。再書き込み動作はカラム系アドレスの変化に対
応させて行うこともできるが、ワード線電圧を中間値に
するタイミング、プレート電圧を高くするタイミング等
の設計が非常に複雑となる。また、動作時間も長くなる
。そこで上記複数のメモリセルへの書き込み、読み出し
動作がすべて終了した後に再書き込み動作を行うことに
した。この場合のワード線、プレート、データ線、蓄積
端子電圧波形を第６図に示す。メモリセルへの再書き込
み動作はＡｏ−Ａ、の期間に行う。

すなわち、ＲＡＳ信号の高電位への変化をみて、ワード
線電圧を中間電位とする。次にプレート電位を低電位か
ら高電位にする。これにより選択されたワード線につな
がるすべてのメモリセルへの再書き込みが行なわれる。

その後ワード線が低電位、データ線がプリチャージ電位
となる。

以上述べたように本実施例によると複数のメモリセルへ
の再書き込みを一度に行なうので再書き込み動作の時間
を短くできる。したがって、メモリの使用効率を上げる
ことができる。また、ワード線電圧を中間値にするタイ
ミング、プレートを低電位から高電位にするタイミング
をＲＡＳ信号の立上りエッチで決めることができるので
タイミング設計が容易となる。

さて、前述までの実施例ではすべてプレートのパルス郭
動を再書き込み動作に使用した。プレートのパルス開動
をメモリセルからの信号の読み出しにも使うことができ
る。次にこの方法について第１図（ａ）の回路と第７図
（ａ）（ｂ）の動作波形を用いて説明する。第７図（ａ
）は読み出し動作波形（ｂ）は書き込み動作波形である
。

第２図（ａ）に示す回路の読みだし動作を第７図（ａ）
に示す動作波形を用いて説明する。第７図（ａ）では説
明を容易にするために、各波形の電圧値の一例を示して
いる。

データ線プリチャージ信号φＰが４ｖの間、データ線り
、、Ｄａ（ＤｌＤ、）はプリチャージ電位、１■となっ
ている。この時センスアンプ廓動信号φｓｐ、φＳｎは
１ｖとなっており、センスアンプはＯＦＦ状態にある。

φＰがＯｖになった後、複数のプレート信号線必内、Ｐ
ｏが選択されたとする。

Ｐ、が４ｖからＯＶに変化すると、各データ線にはメモ
リセル信号が現われる。ここでデータ線Ｄ０につながる
メモリセルには低電位の信号Ｏｖが蓄積されていたとす
る。Ｐｏが４ｖからＯｖに変わると、メモリセルの蓄積
端子はＯｖから４Ｖに向かって低下する。この時ワ−ド
線ＡｗＯはＯｖであるためその低下量がＭＯＳ−ＦＥＴ
のしきい電圧を超えると、メモリセルの蓄積端子１０と
データ線がつながる。これによりデータ線からメモリセ
ルに電流がながれ、データ線Ｄ０にメモリセル信号が現
われる。この時、ダミーワード線ＷＤ、が４ｖからＯｖ
になる。これによりデータ線Ｄ０には参照用信号が現わ
れる。なお、蓄積端子１０に高電位の信号６Ｖが蓄積さ
れていた場合には、１０の電位はＰｏの電圧変化により
２Ｖになる（第６図（ａ）で破線で示す）。この場合は
メモリセルを構成するトランジスタＴ。がＯＦＦ状態で
あるためデータ線の電位は変わらない。

さて、データ線にメモリセル信号、参照用信号が現われ
た後、φＳＰが１ｖから２ｖに、Ｔ幸がＩＶからＯｖに
変化する。これによりセンスアンプＳＡ、〜ＳＡｎが動
作しメモリセル信号を増幅する。したがってデータ線Ｄ
０はＯｖに、Ｄｏは２■になる。この後、ワ−ド線Ａ　
ｗ　ｏがＯｖから４ＶになりメモリセルへＯＶ（高電位
読みだしの場合には２Ｖ）の書き込みが行われる。次に
ＹデコーダＹＤにより１対のデータ線が選択される。こ
こではＤｏ、ＤＯが選択され°たとする。したがってデ
ータ線選択信号線Ｙ。の電位が４Ｖとなり、共通データ
線Ｉ１０．Ｉ１０にメモリセル信号が読みだされる。こ
の信号は出力アンプＡＭＰにより増幅され、出力信号Ｄ
ｏｕｔとなる。次にワード線Ｗ０を４Ｖから２ｖに低下
させる。この後プレートＰ。

をＯｖから４ｖにする。この時メモリセルの蓄積端子１
０にはＯＶが書き込みれているのでメモリセルを構成す
るトランジスタＴ０はＯＮ状態である。従って蓄積端子
の電圧Ｏｖは変わらない。なお、メモリセルに高電位の
２Ｖが書き込まれていた場合トランジスタＴ０はＯＦＦ
状態である。従ってメモリセルの電位は２ｖから６Ｖに
上昇する。

その後ワード線Ｗ、がＯｖになりメモリセルへの書き込
みが終了する。また、ダ号−ワード線ＷＤ、はＯＶから
４Ｖに変わる。次にφＳＰＩ　φＳｎがＩＶ、φＰが４
ｖとなり、データ線をＩＶにプリチャージする。

次にメモリセルへの書き込み動作を第７図（ｂ）に示す
動作波形を用いて説明する。読みだし動作と同様にして
メモリセル信号をセンスアンプで増幅した後、書き込み
信号Ｄ　１　ｎがデ−タ線カバソフアに取り込まれる。

次に書き込み制御信号φＷが４ｖになると、共通データ
線工／○、Ｉ１０の電位がＩ）ｔｎに応じて高電位、低
電位に分かれる。ここではＩｌｏが２Ｖ、ＩｌｏがＯＶ
になったとする。その後ＹデコーダＹＤにより１対のデ
ータ線が選択される。ここではり、Ｄｏが選択されたと
する。したがってデータ線選択信号線Ｙ０が４ｖになる
。Ｄ、が２Ｖ、Ｄ、がＯｖになり、メモリセルの蓄積端
子１０には高電位の２ｖが書き込まれる（端子１０が低
電位の場合の動作波形）。一方、高電位が蓄積されたメ
モリセルに低電位を書き込む動作は次のように行う。セ
ンスアンプが動作した後Ｄｏは２Ｖ、Ｄ、はＯｖとなッ
テイる。ｌ１０Ｉ１０の電位はＤｉｎによりそれぞれＯ
Ｖ、２Ｖにされる。その後Ｙ。が４ｖに上昇し、Ｄ、が
０ｖｌＤ、が２Ｖとなり、メモリセルの蓄積端子１０に
はＯＶが書き込まれる（端子１０が高電位の場合の動作
波形）。

以上のようにしてメモリセルに信号が書き込まれた後の
動作は読みだし動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧され６ｖ、低電位のも
のはＯｖで蓄積される。

本実施例ではプレートＰ０を４ｖからＯｖにすることに
よりメモリセルから信号を読みだしている。通常ＭＯＳ
ＦＥＴにより信号線を能動する場合、放電動作の方が充
電動作に比べて高速である。

したがって、ワード線を低電位から高電位にする読みだ
し動作に比ベメモリセルからの読みだし動作の高速化が
図れる。

第４図のメモリセル構成から明らかなように、ワード線
毎にプレート配線を設けるとプレート配線間でスペース
が必構となりチップサイズが大きくなる。チップサイズ
の増大を防ぐために複数のワード線でプレート配線を共
用する方式を示す。

第８図（ａ）に示すメモリ構成は、第１図（ａ）に示す
ものとプレート配線の構成が異なる以外は同じである。

第１図（ａ）と同一の符号は同一のものを示す。

第１図に示す実施例ではワード線毎にプレート配線を設
けていたが、本実施例では２本のワード線で１本のプレ
ート配線を共用する構成となっている。この構成の場合
、再書き込み動作では非選択のワード線につながるメモ
リセルの蓄積端子の電位もプレートの電位変化によって
変化する。したがって、非選択のワード線につながるメ
モリセルの記憶情報を破壊するおそれがある。プレート
配線を共用しても非選択ワード線につながるメモリセル
の情報破壊を生じない動作方法を次に示す。

第８図（ａ）に示す回路の読み出し動作を第８図（ｂ）
に示す動作波形を用いて説明する。

データ線プリチャージ信号φｐ（第８図（ｂ）では図示
してない）が高電位の間、データ線り。。

ＤＯ（Ｄ、、Ｄ、）は４■にプリチャージされている。

この時センスアンプ開動信号φＳＰ、φＳＮは４Ｖとな
っておりセンスアンプはＯＦＦ状態となっている。φＰ
がＯＶになった後、ワード線が選択される。ここではワ
ードｍ前、が選択されたとする。ＷｏがＯＶから７■に
なると各データ線にはメモリセル信号が現われる。ここ
ではデータ線り、、Ｄｎにつながるメモリセルにはいづ
れも高電位の信号が蓄積されていたとする。したがって
。

ＤＯ，Ｄ、の電位がり、Ｄ、より少し高くなる。次Ｉｔ
ニーｐｓｐが４ｖから５Ｖに、φ［Ｎが４ｖから３Ｖに
変化すると、センスアンプＳＡ、〜ＳＡ、が動作し、メ
モリセル信号を増幅する。これによりデータ線Ｄｏは５
Ｖ、Ｄ、は３ｖになる。この後ＹデコーダＹＤによりｌ
対のデータ線が選択される。ここではり、、Ｄｏが選択
されるとする。したがって、データ線選択信号線Ｙ０（
第８図（ｂ）では図示してない）が高電位となり、共通
データ線■／○。

ｌ１０（第８図（ｂ）では図示してない）にメモリセル
信号が読み出される。この信号は出力アンプＡＭＰによ
り増幅され、出力信号Ｄ　ａ　ｕ　ｔとなる（第８図（
ｂ）には図示せず）、次にメモリセルへの信号の再書き
込み動作を説明する。センスアンプが動作するとＤｏは
高電位の５Ｖ、Ｄｏは低電位の３Ｖになっている。この
時メモリセルの蓄積端子１０はり、と同じ高電位の５ｖ
となる（第８図（ｂ）で端子１０が高電位の場合）。次
にプレートＰ。′が６ｖから３ｖにかわるが、データ線
。

蓄積端子の電位はセンスアンプによって保持されている
ので変化しない。その後ワード線Ｗ。の電位が７Ｖから
５ｖまで低下する。ここでメモリセルを構成するトラン
ジスタのしきい電圧を１Ｖとすると、蓄積端子１０は５
Ｖ、データ線り、は５■となっているためトランジスタ
Ｔ０はＯＦＦ状態となる。したがって、次にプレートＰ
Ｑ′　が３Ｖから６Ｖにかわると蓄積端子１０の電位は
５ｖからほぼ８■まで上昇する。これによりメモリセル
にぼぼ８■の高電位が書き込まれることになる。

一方、メモリセルに低電位の信号が蓄積されていた場合
は次の様な動作となる。第８図（ｂ）の端子１０が低電
位の場合の動作波形を用いて説明する。センスアンプが
動作した後データ線Ｄ０が低電位の３Ｖ、蓄積端子１０
も３ｖとなっている。

したがって、この後ワード線Ｗ。の電位が７Ｖから５ｖ
まで低下してもメモリセルを構成するトランジスタＴ。

はＯＮ状態である。したがって、次にプレートＰ１が３
■から６ｖにかわっても、センスアンプにより蓄積端子
１０の電位は３Ｖに保持される。これによりメモリセル
には再び低電位の３ｖが書き込まれることになる。さて
、本実施例では非選択のワード線につながるメモリセル
のプレートも電位が変わる。次に非選択ワード線Ｗｉに
つながるメモリセルの蓄積端子１１のふるまいを説明す
る。まず、蓄積端子１１に高電位が書き込まれている場
合の動作は次の様になる。待機時、プレートＰ０′　が
６ｖ、蓄積端子１１が８■になっている。センスアンプ
がメモリセル信号を増幅した後、Ｐ０′　が３ｖとなる
と蓄積端子１１は５Ｖとなる。この時ワード線Ｗ工はＯ
Ｖ、データ線Ｄ０は３ｖもしくは５ｖとなるのでトラン
ジスタＴ１がＯＮ状態となることはなくメモリセル内の
信号が破壊されることはない。その後、Ｐ、′　が６ｖ
になり、蓄積端子１１の電位は８ｖにもどる。蓄積端子
１１に低電位が書き込まれている場合の動作は次の様に
なる。待機時、プレトＰｏ′が６Ｖ、蓄積端子１１が３
ｖになっている。

センスアンプがメモリセル信号を増幅した後、Ｐ０′が
３Ｖとなると蓄積端子１１はＯｖとなる。

この時ワード１ｗｉはＯＶ、データ線Ｄ０は３ｖもしく
は５ｖとなるのでトランジスタＴ１がＯＮ状態となるこ
とはなくメモリセル中の信号が破壊されることはない。

その後、Ｐｌが６■になり。

蓄積端子１１の電位は３ｖにもどる。

次にワード線Ｗ０がＯｖとなりメモリセルへの再書き込
みが終了する。その後φｓｐｙ　φＳＮが４ｖとなる。

また、φＰが高電位となりデータ線を４■にプリチャー
ジする。

次に書き込み動作を第８図（ｃ）の動作波形を用いて説
明する。読み出し動作と同様にしてメモリセル信号をセ
ンスアンプで増幅した後、書き込み信号Ｄ　ｓ　ｎがデ
ータ人力バッファにとりこまれる。

次に書き込み制御信号φ１（第８図（ｃ）では図示せず
）が高電位になると、データ入出力線がＤｉｎに応じて
高電位、低電位に分かれる。ここではＩｌｏが３Ｖ、Ｉ
ｌｏが５ｖになったとする。

その後ＹデコーダＹＤにより１対のデータ線が選択され
る。ここではＤｏ、　Ｄ、−が選択されたとする。

したがってデ−タ線選択信号線Ｙ０が６■になる。これ
によりＤｏが５Ｖ、Ｄ、が３■になり、メモリセルの蓄
積端子１０には低電位の３Ｖが書き込まれる（端子１０
が高電位の場合の動作波形）。

一方、低電位が蓄積されたメモリセルに高電位を書き込
む動作は次の様に行なう。センスアンプが動作した後Ｄ
ｏは３Ｖ、、Ｄ、は５Ｖとなっている。

Ｉｌｏ、Ｉｌｏの電位はＤ　ｔ　ｎにより各々５Ｖ、３
Ｖにされる。その後Ｙａが６ｖになり、Ｄｏが５Ｖ、Ｄ
ｏが３Ｖとなる。したがって、メモリセルの蓄積端子１
０には５Ｖが書き込まれる（端子１０が低電位の場合の
動作波形）。

以上のようにしてメモリセルに信号が書き込まれた後の
動作は読み出し動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧されほぼ８ｖ、低電位
のものは３ｖで蓄積される。

以上述べたように本実施例でもセンスアンプ動作時のデ
ータ線電圧振幅が小さくなるのでデータ線充放電電流を
小さくでき消費電力を低減できる。

また、プレートからの書き込みによりメモリセルへ十分
な電圧を書き込むので情報保持時間、耐α線ソフトエラ
ー特性の向上が図れる。また、２本のワード線で１本の
プレート配線を共用するのでプレート配線間のスペース
が少なくなり、チップサイズを小さくできる。なお１本
実施例で示すように、複数のワード線でプレート配線を
共用する場合は、データ線の低電位を、ワード線の低電
位より、プレート電圧振幅以上に高くしておけば非選択
のワード線につながるメモリセルの信号を破壊すること
はない。

ところで、複数のワード線でプレートを共用する場合で
のメモリセルのコンデンサに加わる電界を小さくした例
を第９図に示す。本実施例は、データ線の電圧振幅とプ
レートの電圧振幅を同じにしたものである。その他の動
作および回路構成は第８図に示す実施例と同一である。

第９図（ａ）はメモリの読み出し動作を、（ｂ）は書き
込み動作を示す。本実施例ではデータ線の電圧振幅とプ
レートの電圧振幅を同じにし、プレートの電位をメモリ
の待機時のメモリセルの２種の蓄＠電位の中間電位にし
ている。これによりメモリセルのコンデンサに加わる電
圧は、メモリセルに蓄積される電位が高電位の場合と、
低電位の場合で同じになり、コンデンサの信頼性を向上
させることができる。

次に複数のワード線でプレートを共用する場合のメモリ
セル構成の例を示す。

第１０図は２本のワード線で１本のプレート配線を共用
する場合のメモリセル構成の実施例である。同図で１は
メモリセルを構成するトランジスタのソース（ドレイン
）端子となるｎ＋拡散層で、４のスルーホールを介して
データ線につながる。

ここでは図面が複雑になるのをさけるためデータ線は示
してない。データ線はたとえばＡＬ、１５などでワード
線に対して垂直に配置する。２は第１のポリシリコン層
で形成したプレート配線で同図に示すように２本のワー
ド線で共用している。３は第２のポリシリコン層で形成
したワード線である。

本実施例に示すように２本のワード線で１本のプレート
配線を共用することにより、プレート配線間のスペース
の数を少なくでき、チップサイズを小さくできる。

第１１図は４本のワード線で１本のプレート配線を共用
する場合のメモリセル・構成の実施例である。本実施例
によれば、さらにプレート配線間のスペース数を少なく
でき、チップサイズを小さくできる。

ところで、前述までの実施例ではプレートはポリシリコ
ン層で構成されている。ポリシリコン層はＡＬ層などの
金属層に比べると抵抗が大きいので、プレートをパルス
開動する場合、その立上り時間、立下り時間が非常に大
きくなる。これはメモリの動作サイクル時間を大きくし
、メモリの使用効率を低下させる。そこで、プレート層
をＡ　Ｌ層配線によってシャントすることにした。これ
を第１２図を用いて説明する。第１２図（ａ）に示すメ
モリセレーＭＡは、プレートをＰＬ、、ＰＬｌの２つの
分割し、それをＡＬ層のプレート配線ＰｏＰ、によって
シャントしている。このＡＬ、１１によるシャントはプ
レートの端部で行なっており、その構成を第１２図（ｂ
）に示す。同図で２がポリシリコン層のプレート、６が
ＡＬ層のプレート配線で、５のスルーホールを介してつ
ながっている。このようにポリシリコン層のプレートを
ＡＬ層のプレート配線によってシャントすることにより
、プレートの駆動速度を速くできる。

次に出力電圧振幅の低電位側が接地電位より高い、セン
スアンプ駆動信号の発生回路や、３値レベルを使うワー
ド線酩動回路の例を示す。

第１３図はセンスアンプ開動信号φＳＰ１　＋１！１；
；の発生回路の一例である。同図でＡ工は差動増幅回路
で、トランジスタＴ２□□、抵抗Ｒ２□０．ｙ、工とと
もにφｓｐの高電位を決める。Ａ２も差動増幅回路で、
トランジスタＴ２１□、抵抗Ｒ２□２１ＶｒＺとともに
φＳＮの低電位を決める。この回路の動作を第１３図（
ｂ）の動作波形を用いて説明する。信号φ□が５Ｖの間
、トランジスタＴ２６□１Ｔ２Ｇ２ｊＴ２＆３がＯＮと
なり、φＳＰ、　　φＳＮを３Ｖにする。

この時、信号φ２が５Ｖ、φ１がＯｖでトランジスタＴ
２２．　Ｔ、、はＯＦＦである。φ、がＯｖになった後
、φ２がＯｖ、φ３が５ｖとなる。これにより、φｓｐ
はＶ　ｒｌと同じ電位の４Ｖ、φＳＮはｖｒ２と同じ電
位の２ｖとなる。その後φ２が５ｖ、φ、がＯＶとなり
トランジスタＴ２ｚ、Ｔ２４がＯＦＦとなる。次にφ、
が５Ｖとなり、トランジスタＴ　２　＆□。

Ｔ２．、、Ｔ、、３がＯＮとなりφｓｐｙ　φＳＮを３
■にする。

以上述べたように本回路では、ｖｒ、、ｖｒ２の大きさ
を変えることにより、φｓｐの高電位、φＳＮの低電位
を任意に決めることができる。

第１４図はワード線電圧発生回路の一例である。

同図で３３がワード線、３６がＸデコーダ、３４がアド
レス信号線である。Ａ、は差動増幅回路で、トランジス
タＴ１．抵抗Ｒ１゜、Ｖｌとともにワ−ド線ＩＡ電圧の
中間電位を決めるでいる。この回路の動作を第１４図（
ｂ）の動作波形を用いて説明する。メモリが待機時、Ｘ
デコーダの出力端子３５は高電位の５Ｖになっている。

この時、信号φ。

は低電位のＯｖになっている。したがって、トランジス
タＴ１．１．　Ｔ３ｓ２はＯＮ、　Ｔ）２Ｌ、　Ｔ、、
、はＯＦＦとなり、ワード線はＯｖとなる。この後ワー
ド線Ｗ。が選択されると端子３５はＯｖになる。

これによりトランジスタＴ３５□はＯＮ、Ｔ３ｓ２はＯ
ＦＦとなり、ワード線の電圧は５■に上昇する。

次にφ、が５ｖになると、トランジスタＴ１４、がＯＦ
Ｆ、Ｔ３１．がＯＮとなり、ワード線の電圧はＶ、と同
じ４ｖとなる。その後、端子３５の電位が５ｖになると
ワード線の電圧はＯｖになる。

以上述べたように第１４図に示すような回路でもワード
線電圧の３値レベルは作ることができる。

第１５図はワード線駆動回路の別の例である。

同図でＭＡはメモリセルアレーで、Ｄｏ、　ＤＤはデー
タ線、Ｗ、、Ｗ、はワード線、Ｐｏ、Ｐ、はプレートで
ある。ＷＤはワード線の中間電位設定回路で。

差動アンプＡ２゜、トランジスタＴ６゜抵抗Ｒ，。。

基ｉ！！電圧ｖｒよ。とともにワード線電圧の中間値を
設定する。この回路の動作を第１５図（ｂ）の動作波形
を用いて説明する。メモリの待機時、信号φ２゜がＯＶ
、φ２１が４■、プレート能動信号φＰ１０＋　φｐＬ
ＩＩが４■となっている。したがって、トランジスタＴ
　、□□、　ＴＧ３．　Ｔ、、はｏＮ、ＴＧ□２゜ＴＦ
、、、　’ｒｐ！５はＯＦＦとなり、ワード線Ｗ、、Ｗ
。

がＯｖ、端子６４が４ｖとなっている。その後、信号φ
２□がＯＶとなりトランジスタＴ６３がＯＦＦとなる。

次に、φｐｍｏがＯｖになると、トランジスタＴ１ｏが
ＯＮとなり、ワード線Ｗ。の電圧は４Ｖになる。次に、
信号φつ。が４■になると、トランジスタＴ１□１がＯ
ＦＦ、ＴＧ、２がＯＮとなる。これにより、端子６４お
よびワードＭｗｏの電圧は２■になる。その後、φｐａ
ｏが４■になり、次にφ２□が４Ｖになるとワード線Ｗ
０の電圧はＯｖになる。

以上述べたように、本実施例によればプレートを選択す
ることによりワード線を選択することができるので、ワ
ード線の選択回路が不要になる。

また、プレートとワード線をほぼ同時に選択することが
できるのでメモリセル信号の読み出し動作の高速化が図
れる。

複数のワード線でプレートを共用する方式での再書き込
み動作の別の例を第■６図に示す。第１６図で示す動作
は第８図、第９図で示す動作とメモリセル信号をセンス
アンプで増幅するまでは同しで、再書き込み動作が異な
る。

再書き込み動作は次の様に行なう。第８図の回路と第１
６図の動作波形を用いて説明する。センスアンプが動作
するとＤｏは高電位の４Ｖ、Ｄ、は低電位の２ｖになっ
ている。この時メモリセルの蓄積端子１０はＤｏと同じ
高電位の４ｖとなる（第１０図で端子１０が高電位の場
合）。その後ワ−ド線Ｗｏの電位が５Ｖから４ｖまで低
下する。

ここでメモリセルを構成するトランジスタのしきい電圧
を１ｖとすると、蓄積端子１ｏは４ｖ、デ−タ線；ＡＤ
０は４■となっているためトランジスタＴ０はＯＦＦ状
態となる。したがって１次にプレートド０′　が２Ｖか
ら４■にかわると蓄積端子ｉｏの電位は４■からほぼ６
Ｖまで上昇する。−方、メモリセルに低電位の信号が蓄
積されていた場合は、センスアンプが動作した後、ＤＯ
が２ｖ。

Ｍ積端子１Ｇが２Ｖとなっているので、ワード線４Ｖに
低下しても、メモリセルで構成しているトランジスタＴ
０はＯＮ状態である。したがって、Ｐ０′　が２ｖから
４Ｖにかわっても蓄積端子の電位はセンスアンプによっ
て２■の電位を保持する。

その後ワード線Ｗ。がＯｖになった後、プレートＰ１が
４Ｖから２Ｖにかわる。これによりメモリセルの蓄積端
子の電位は、高電位が蓄積されていた場合はぼ６ｖから
４ｖに、低電位が蓄積されていた場合２■からｏｖにな
る。したがって、メモリセルには高電位側に４ｖ、低電
位側にｏｖの電位が蓄積されることになる。次に非選択
ワード線Ｗよにつながるメモリセルの蓄積端子１１のふ
るまいを説明する。蓄積端子１１に高電位が書き込まれ
ている場合、待機時、プレートＰ。′が２Ｖ、蓄積端子
１１が４ｖになっている。センスアンプがメモリセル信
号を増幅した後、Ｐｌが４Ｖになると、蓄積端子１１は
ぼ６Ｖとなる。その後、Ｐｌが２ｖになり蓄積端子１１
の電位は４Ｖにもどる。この間ワード線Ｗ４はＯＶ、デ
ータ線り、は２ｖ以上となっているのでトランジスタＴ
４がＯＮ状態となることはなく、メモリセル内の信号が
破壊されることはない。蓄積端子１１に低電位が書き込
まれている場合、待機時、プレートＰ１が２ｖ、蓄積端
子■１がＯｖになっている。センスアンプがメモリセル
信号を増幅した後、Ｐ０′　が４■になると蓄積端子１
１はほぼ２ｖになる。その後Ｐ０′が２ｖになり蓄積端
子１１の電位はＯｖにもどる。この間、ワード線Ｗ□は
ＯＶ、データ線り、は２ｖ以上となっているのでトラン
ジスタ子工がＯＮ状態となることはなく、メモリセル内
の信号が破壊されることはない。

以上述べたように本実施例においてもデータ線電圧振幅
を小さくできるので低消費電力化が図れる。

センスアンプで増幅したメモリセル信号をＭＯＳＦＥＴ
のゲートで受けて、共通データ線に取り出す方式の例を
第１７図を用いて説明する。第１７図はメモリ回路のう
ちデータ線と共通データ線の接続関係を示すもので、そ
の他の回路構成は第８図（ａ）に示す回路と同一である
。第１７図の回路はデータ線り、、　Ｄ、上の信号をＭ
ＯＳ−ＦＥＴ、Ｔ２．Ｔ、のゲートでうけ、それをドレ
イン電流として共通データｌｌ１０．Ｉｌｏに伝えるも
のである。共通データ線に伝える信号を大きくするには
Ｔ、Ｔ、をｇ、の大きい領域で使うことが重要である。

第８図に示す実施例ではデータ線の電位を高くしている
のでＴ、、　Ｔ、はｇ、の大きい領域で動作することに
なり信号を大きくできる。したがって、データ線電位を
高くして動作さＳ／Ｎ化が図れる。

次にデータ線から共通データ線へのメモリセル信号の読
み出しにバイポーラトランジスタを用いる場合の実施例
を第１８図を用いて説明する。

この回路はデータ線からのメモリセル信ぢの読みだしに
バイポーラトランジスタを使っている点が第１３図（、
）に示す回路と異なる。従って、共通データ線は信号読
みだし用品線ｏ、Ｏと信号書き込み用配線Ｉ、Ｉの２種
設けている。ここではデータ線と共通データ線の関係の
み示しているが、この他の回路構成は第３図（ａ）に示
すものと同じである。この回路の読みだし動作を第１８
図（ｂ）の動作波形を用いて説明する。

バイポーラトランジスタのベース、エミッタ間の順方向
電圧をＶＢＥとすると、データ線プリチャージ信号φＰ
が４Ｖの間、データ線り、Ｄは２・ＶＢＥにプリチャー
ジされている。この時、センスアンプ能動信号φｓｐ、
φＳｎは２・ＶＢＥとなっており、センスアンプはＯＦ
Ｆ状態となっている。次に、φＰがＯｖになった後、プ
レートＰが４ｖからＯＶになり、メモリセルの信号がデ
ータ線に読みだされる。メモリセルの蓄積端子上０に低
電位のＶＢＥが蓄積されていたとする。プレートＰが４
ＶからＯｖになると、端子１０の電位はＢＶＥから−（
４−ＶＢＥ）に向かって低下する。

この時、データ線りは２・ＶＢＥ、ワード線ＷはＯＶと
なっているので端子１０の電位が−■、よりも低くなる
とメモリセルを構成するトランジスタＴはＯＮとなり、
データ線りから端子１０に狗かって電流が流れる。これ
によりデ−タ線Ｄにメモリセル信号が読みだされる。一
方、この時ダミーワード線ＷＤが４■からＯＶになり、
データ線りに参照用信号が現れる。なお、ここでは説明
を簡単にするためダミーワード線り用のみ示したが実際
のメモリではＤ用も設けている。また、メモリセルの蓄
積端子１０に高電位の３・ＶＢＥ＋４Ｖが蓄積されてい
た場合、Ｐが４ＶからＯＶになると、端子１０の電位は
３・ＶＢＥとなる。この時、データ線りは２・ＶＢＥ、
ワード線ＷはＯＶとなっているのでトランジスタＴはＯ
ＦＦであり、データ線りの電位は変わらない。さて、デ
ータ線にメモリセル信号と参照用信号が現れた後、セン
スアンプ能動信号φｓｐが２・ＶＢＥから３・ＶＢＥに
、φＳｎが２・ＶＢＥからＶＢＥにかわる。これにより
センスアンプが動作しＤはＶＢＥに、Ｄは３・ＶＢＥに
なる６次にワード線Ｗの電位が４Ｖになり、端子１０に
はＶＢＥが再び書き込まれる。この後、データ線選択信
号線のＹｒが４ｖになり、データ線上のメモリセル信号
がバイポーラトランジスタを介して信号読みだし用配線
Ｏ２Ｏに読みだされる。この信号は出力アンプにより増
幅され出力信号Ｄｏｕｔとなる。この後、ワード線Ｗの
電位が３・ＶＢＥに低下する。この時、データ線りの電
位はＶＢＥ、端子１０の電位もＶＢＥであるのでトラン
ジスタＴはＯＮ状態であり、プレートＰがＯＶから４■
になっても端子１０の電位はＶＢＥで変わらない。なお
、メモリセルに高電位の信号が蓄積されていた場合、ワ
ード線の電位が３・ＶＢＥになったとき、データ線りの
電位は３・ＶＢＥ、端子１０の電位も３・ＶＢＥである
。したがって、トランジスタはＯＦＦ状態となり、プレ
ートＰがＯｖから４Ｖになると、端子１０の電位は３・
ＶＢＥ＋４Ｖに上昇する。この後、ワード線の電位がＯ
Ｖになりメモリセル信号ＷＤがＯＶから４■になる。その後、データ線プリチャ
ージ信号φＰが４ｖ、センスアンプ原動信号φｓｐが２
・ＶＢＥ、φＳｎが２・ｖＢＥになりデータ線は２・Ｖ
ＢＥにプリチャージされる。

次にメモリセルへの書き込み動作を第１８図（ｃ）に示
す動作波形を用いて説明する。読みだし動作と同様にし
て、メモリセル信号をセンスアンプで増幅した後、書き
込み信号ＤＩ、、がデータ人力バッファに取り込まれる
。この信号に応じて信号書き込み用配線Ｉ、Ｉの電位が
高電位、低電位に分かれる。ここではＩが３・ＶＢＥ、
■がＶＢＥになったとする。その後、ＹデコーダＹＤに
よりデータ線選択信号線Ｙ、が４Ｖになる。これにより
Ｄが３・ＶＢＥ、ＤがＶＢＥになり、端子１０には３・
ＶＢＥが書き込まれる。この後の動作は読みだし動作と
同一である。すなわち、メモリセルの蓄積端子ｌＯの電
位は昇圧され３・ＶＢＥ＋４Ｖとなり、蓄積される。

以上述べたように本実施例においても十分なメモリセル
信号を確保しつつデータ線電圧振幅を小さくできるので
メモリの消費電力を低減できる。

また、本実施例ではデータ線の電位をバイポーラトラン
ジスタのベース、エミッタ間の順方向電圧を基準に決め
ているのでＭＯＳＦＥＴとバイポーラトランジスタを混
在させたメモリＬＳＩの設計が容易になる。

次に１ビツト／２セルを用いたメモリアレーにプレート
開動によるメモリセル信号の読み出し方式を適用した例
を説明する。

このｌビット／２セル構成では対となるデータ線それぞ
れに同時にメモリセル信号が読みだされる。この２つの
信号は常に相補の関係になっているのでダミーセルは必
要なくなる。この回路（第１９図（ａ））の動作を第１
９図（ｂ）の動作波形を用いて説明する。

データ線プリチャージ信号φＰが４ｖの間、データ線り
、、Ｄ、　（Ｄｏ、　Ｄｎ）は１ｖにプリチャージされ
ている。この時センスアンプ駆動信号φｓｐ、φＳｎは
１ｖとなっており、センスアンプＳＡ０〜ＳＡｎはＯＦ
Ｆ状態となっている。次に、プレートＰ。が選択され４
ＶからＯｖになる。これによりＰ、につながるメモリセ
ルの信珍が各データ線に読みだされる。例えば、メモリ
セルの蓄積端子１０に高電位の６Ｖ、１１．に低電位の
ＯＶが蓄積されていたとする。プレートＰ０が４ｖから
Ｏｖになると、端子１０の電位は６Ｖから２Ｖになる。

この時、データ線Ｄ０は１ｖ、ワード線Ｗ０はＯｖとな
っているのでトランジスタＴＱ工はＯＦＦでありデータ
線り。の電圧は変化しない。

一方、端子１１の電位はＯｖから一４■に向かって低下
する。この時、データ線り。は１ｖ、ワード、＊Ｗ０は
ＯＶであるので端子１１の電位がＭＯＳＦＥＴのしきい
電圧Ｖｔよりも低くなるとトランジスタＴ。２はＯＮと
なり、データ線り。から端子１１に向かって電流がなが
れる４これによリデ−タ線ｌＡＤ、の電位は少し低下す
る。これによりデータ線り０．Ｄ、両方にメモリセル信
号がよみだされたことになる。次に、センスアンプ除動
信号φｓｐがＩＶから２■に、φＳｎがｌＶからＯＶに
なり、センスアンプが動作し、Ｄｏは２■に、ＤｏはＯ
ｖになる。次に、ワード線Ｗ１１の電圧が４Ｖになり、
メモリセルの蓄積端子ＩＯは２Ｖ１１はＯＶとなる。こ
の後、ＹデコーダＹＤによりデコーダ線り、、　Ｄ、、
が選択され、データｍ選択信珍線Ｙ０が４ｖになる。こ
れによりメモリセル信号は共通データ線Ｉ１０．Ｉ１０
に読みだされる。この信号は出力アンプＡＭＰにより増
幅されて出力信号り。ｕｌとなる。この後、ワードＳＷ
、の電位が２Ｖに低下する。この時、データ線り。の電
位は２Ｖ、Ｄｏの電位はＯＶ、メモリセルの蓄積端子１
０の電位は２Ｖ、１１の電位はＯｖであるのでトランジ
スタＴＩ）１がＯＦＦ、Ｔ、、がＯＮとなる。

次に、プレートＰ、がＯｖから４ｖに上昇すると、メモ
リセルの蓄積端子１０の電位はほぼ６■になり、１１の
電位はＯＶを保持する。この後、ワード線の電位はＯｖ
になりメモリセルへの書き込みが終了する。従って、メ
モリセルの蓄積端子１゜には約６■が、１１にはＯｖが
再び書き込まれることになる。次に、データ線プリチャ
ージ信号φＰが４Ｖ、センスアンプ廃動信号φｓｐが１
ｖ、φＳｎがＩＶになりデータ線はＩＶにプリチャージ
される。

次にメモリセルへの書き込み動作を第１９図（ｃ）に示
す動作波形を用いて説明する。読みだし動作と同様にし
て、メモリセル信号をセンスアンプで増幅した後、書き
込み信号Ｄ　ｌ　ｕがデータ入力バッファに取り込まれ
る。次に、書き込み制御信号φ、が４ｖになると、共通
データ線Ｉ１０゜Ｉｌｏの電位がＤｉｎに応じて、高電
位、低電位に分かれる。ここではＩｌｏがＯＶ、■／○
が２ｖになったとする。その後、ＹデコーダＹＤにより
１対のデータ線が選択される。ここではり、、Ｄ。

が選択されたとする。従って、データ線選択信号線Ｙ０
が４■になる。これによりり、がＯＶ、Ｄ。

が２ｖになり、メモリセルの蓄積端子１０にはＯ■が蓄
積端子１１には２ｖが書き込まれる。この後の動作は読
みだし動作と同一である。すなわち。

メモリセルの蓄積端子１１の電位は昇圧され６Ｖとなり
、１０の電位はＯＶのままで蓄積される。

以上述べたように本実施例においてもデータ線の電圧振
幅とメモリセルへの書き込み電圧は独立に決めることが
できる。従って、データ線充放電電流を小さくでき、メ
モリの消費電力を低減できる。また、データ線電圧振幅
を小さくしたことによるメモリセルへの書き込み電圧の
減少は、プレートからの書き込みによって補償している
。従ってメモリの低消費電力化と高Ｓ／Ｎ化ができる。

プレートを使った再書き込み動作をＭ　ＯＳ　ＦＥＴと
バイポーラトランジスタを用いたメモリ、いわゆリパイ
ＣＭＯＳメモリに適用した例を説明する。このメモリで
はデータ線、ワード線、プレートなどのメモリアレー関
係の電圧をバイポーラトランジスタのベース・エミッタ
間順方向電圧ＶＢＥを基準に決める。これによりメモリ
アレーの駆動回路がバイポーラトランジスタを用いた回
路で構成しやすくなり、バイポーラトランジスタの利用
によりメモリの高速化が図れる。第２０図を用いてこの
回路の動作を説明する。

第２０図（ａ）でＭＡはメモリアレーで、複数のデータ
線り、、Ｄｏ、　〜Ｄ、、Ｄ、、ワード線Ｗ。

Ｗ工〜Ｗ１ダミーワード線ＷＤ、、ＷＤ□、プレート配
線Ｐ、、Ｐ１〜Ｐ１ダミーセルＤＭＣおよびメモリセル
ＭＣから成る。ＭＣは、ＭＯＳトランジスタＴ０と記憶
容量Ｃｓで構成される。ＤＭＣは、参照電圧を発生する
ためのダミーセルでＭＯＳトランジスタＴ、、Ｔ、と記
憶容量Ｃｓｏで構成される。

８は、ダミーセルに蓄積電圧ＤＶを書き込むための信号
線で、ダミーセル書き込み信号ＤＣをつたえる。ＸＤは
Ｘデコーダで複数のワード線のうちの一本とダミーワー
ド線を外部アドレス信号に対応して選択する。このワー
ド線とダミーワード線の関係は、ワード線Ｗ。が選択さ
れた場合は、ＤＷ工が選択されるようになっている。Ｙ
ＤはＹデコーダで複数のデータ対線のうちの一対を選択
する。Ｙ０〜Ｙｏはデータ線選択信号線でＹデコーダの
出力信号を伝える。ＰＤはプレート配線Ｐ０〜Ｐ、の電
圧を制御するプレート駆動回路である。

この回路もＸデコーダと同様にアドレス信号に応じて複
数のプレート配線のうち１本を選択する。

ＳＡ０〜ＳＡｎはセンスアンプで、メモリセル信号を増
幅する。１はデータ線プリチャージ電圧■。

を伝える信号線。２はデータ線プリチャージ信号線でプ
リチャージ信号７７を伝える。３，４はセンスアンプ開
動信号線で、それぞれセンスアンプ輛動信号φｓＰｓ　
’ｆｉｓｎを伝える。Ｉｌｏ、Ｉｌｏは共通データ線で
、メモリセルへの書き込み信号、メモリセルからの読み
だし信号を伝える。なお、ここでは示してないが共通デ
ータ線にはプリチャージ回路を設けている。ＡＭＰは出
力アンプで、メモリセルから読みだした信号を増幅し、
出力信号Ｄ（ｊｕｔとする。Ｄｏはデータ人力バッファ
で外部からの入力信号（書き込み信号）をチップ内の信
号レベルに変換する回路である。φ１は書き込み制御信
号である。

その回路の読みだし動作を第２０図（ｂ）に示す動作波
形を用いて説明する。

データ線プリチャージ信号φＰが４ｖの間、データ線り
。、Ｄ、（Ｄ□１２石；）はプリチャージ電位、２Ｖａ
Ｅ（１，６Ｖ）となっている。この時センスアンプ廓動
信号φｓｐ、φＳｎは２ＶａＥとなっており、センスア
ンプはＯＦＦ状態にある。φＰがＯＶになった後、複数
のワード線の内、Ｗｏが選択されたとする。ＷｏがＯＶ
から５　ＶＢＥ　（４Ｖ）　Ｌニー変化すると、各デー
タ線にはメモリセル信号が現われる。ここでデータ線り
。につながるメモリセルＬ／（７）蓄積端子１０には高
電位３　ＶＢＥ＋　５　ＶＢＥ：８ＶＢＥ（６，４Ｖ）
が蓄積されていたとする。ＷｏがＯＶから５ＶＢＥ（４
Ｖ）に変わると、データ線容量ＣＤと記憶容量Ｃ３に対
応した読みだし信号電圧がデータ線Ｄ０に呪われる。こ
の読み出し信号量ΔＶｓは、 ΔＶｓ（’　１’）＝Ｃｓ／（Ｃｏ＋Ｃ５）Ｘ　Ｖｓ（
’　１’）ここで、　Ｃ８：記憶容量Ｃｏ　：データ線容量ＶＢＥ：バイポーラトランジスタのベース、エミッタ間順方向電圧（０，８Ｖ）Ｗｆ？を電圧（８ＶＢＥ　−２ＶＢＥ：６ＶＢＥ　（４
，８Ｖ））Ｖｓ（’ｔ′）：また、蓄積端子１０に低電位の信号ＶＢＥが蓄積されて
いた場合の読みだし信号電圧ΔＶｓ（０′）は、 ΔＶｓ（’　Ｏ’）＝Ｃｓ／（Ｃｏ＋Ｃ５）Ｘ　Ｖｓ（
’　Ｏ’）Ｖｓ（’Ｏ’）：、蓄積電圧（２ＶＢＥ　−
ＶＢｓ＝　ＶＢＥ（０，８Ｖ）’）と現わされる。

このような電圧関係にすると、上述したように、読み出
し信号電圧は１′とｌ　ＯＴで大きく異なる。このアン
バランスを解消するためにダミーセールが設けられてい
る。ダミーセルは、メモリセルとは逆のデータ線に接続
されるセルが選択される。すなわち、ワード線Ｗ。が選
択された場合は、ダミーワード線ＤＷ、が選択され、デ
ータ線り、に参照用信号電圧ΔＶｓｏが現われる。この
ΔＶｓｏの値はダミーセルの蓄積電圧、すなわちＤＶの
電圧値で決められる。通常ＤＶの電圧値は。

１′とｌ　Ｏｌの中間値、すなわち４，５ＶＢＥ（３゜
６Ｖ）に設定している。α線ソフトエラーやリフレッシ
ュの問題でＩｌｌ側のマージンを多くしたい場合は、Ｖ
Ｄの電圧値を低くすればよい。

さて、データ線にメモリセル（ａ号、参照用信号が現わ
れた後、φｓＰが２ＶＢＥ　（１，６Ｖ）　から３ＶＢ
Ｅ　（２，４Ｖ）　に、ｆ６ｓｎが２ＶＢＥからＶＬＩ
Ｅに変化する。これによりセンスアンプＳＡ、〜ＳＡ。

が動作しメモリセル信号を増幅する。したがってデータ
線Ｄ０は３Ｖａｔ：に、ＤｏはＶＢＥになる。次にプレ
−ト電圧を５ＶＢＥ（４Ｖ）からＯｖに低下させる。こ
の時ワード線電圧は５ＶＢＥ（４Ｖ）であるためプレー
ト電圧が変化してもメモリセルの端子１０は、３ＶＢＢ
　（２，４Ｖ）（７）データ線電圧トなる。次にＹデコ
ーダＹＤにより１対のデータ線が選択される。ここでは
Ｄｏ、　Ｄ、が選択されたとする。したがってデータ線
選択信号線Ｙ。の電位が４ｖとなり、共通データ線Ｉ１
０．Ｉ１０にメモリセル信号が読みだされる。この信号
は出力アンプＡＭＰにより増幅され、出力信号り。Ｕ、
となる。次に’７−ド線Ｗ０を５ＶＢＥ（４Ｖ）から３
ＶＢＥ（２，４Ｖ）に低下させる。この後プレ−ト電圧
をＯＶから５　ＶＢＥ　（４Ｖ）　Ｌ：する。コノ時メ
モリセルには高電位の３’ＶＢＥが書き込まれているの
でメモリセルを構成するトランジスタＴ０はＯＦＦ状態
である。従ってメモリセルの端子１０の電圧は３ＶＢＥ
から３　ＶＢＥ＋５　ＶＢＥ　（６，４Ｖ）に上昇する
。なお、メモリセルに低電位のＶＢＥ（６，４Ｖ）に上
昇する。なお、メモリセルに低電位のＶＢＥが書き込ま
れていた場合トランジスタＴ０はＯＮ状態である。従っ
てメモリセルの端子１０の電位はＶＢＨのままである。

その後ワード線Ｗ、がＯｖになりメモリセルへの書き込
みが終了する。次にφｓｐｓ＄隼が２ＶＢＥ、φＰが４
ｖとなり、データ線を２ＶＢＨにプリチャージする。

次にメモリセルへの書き込み動作を第２０図（Ｑ）に示
す動作波形を用いて説明する。読みだし動作と同様にし
てメモリセル信号をセンスアンプで増幅した後、書き込
み信号Ｄｌｎがデータ人力バッファに取り込まれる。次
に書き込み制御信号φ、が４ｖになると、共通データ線
Ｉ１０゜Ｉｌｏの電位がＤｔ□に応じて高電位、低電位
に分カレル。ここではＩｌｏがＶＢＥ、Ｉｌｏが３ＶＢ
Ｈになったとする。その後ＹデコーダＹＤによりｌ対の
データ線が選択される。ここではＤｏ、　Ｄ、が選択さ
れたとする。データ線選択信号線Ｙ０が４ｖになるとり
、がＶＢＥ、　Ｄ、が３ＶＢＢになり、メモリセルの蓄
積端子１０には低高電位のＶＢＥが書き込まれる（端子
１０に高電位が蓄積されていた場合の動作波形）。一方
、低電位が蓄積されたメモリセルに高電位を書き込む動
作は次のように行う。センスアンプが動作した後Ｄｏは
ＶＢＥ、’Ｄ、は３ＶＢＢとなっている。Ｉｌｏ、Ｉｌ
ｏの電位はＤ　ｓ　ｎによりそれぞれ３ＶＢＥ、ＶＢＨ
にされる。その後Ｙ、が４ｖに上昇し、Ｄｏが３ＶＢＦ
！、　ＤＯがＶ’ＢＥとなり、メモリセルの蓄積端子ｌ
Ｏには３ＶＯＥが書き込まれる（端子１０に低電位が蓄
積されていた場合の動作波形）。

以上のようにしてメモリセルに信号が書き込まれた後の
動作は読みだし動作と同一である。すなわち、メモリセ
ル信号のうち高電位のものは昇圧され３ＶｎＥ＋５Ｖｎ
Ｅ＝８ＶａＥ（６，４Ｖ）、低電位のものはＶＢ［Ｅが
蓄積される。また、ダミーセルには、ＭＯＳトランジス
タＴ４を介してダミーセル書き込み信号ＤＣにより一定
電圧ＤＶが書き込まれる。

以上述べたように、本実施例によっても低消費電力化、
高Ｓ／Ｎ化ができる。さらに１本実施例ではデータ線ワ
ード線、プレートなどのメモリアレー関係の電圧をバイ
ポーラトランジスタのベース、エミッタ間の順方向電圧
を基準に決めている。

したがって、メモリアレーの駆動回路をバイポーラトラ
ンジスタを使った回路で構成するのが容易である。また
、バイポーラトランジスタをメモリアレーの駆動回路に
用いることにより、メモリの高速化が図れる。

第２１図は、ダミーセル書き込み電圧ＤＶの具体的実施
例である。バイポーラトランジスタＱ。

と抵抗Ｒ□、　Ｒ２，Ｒ，で構成されている。端子２１
の電圧値ＤＶはＤＶ＝Ｒ１Ｖ　ＢＥ　：　Ｑ　ｏのベース、エミッタ間電圧と現わ
され、Ｒ２とＲ１の抵抗値により電圧ｔＬｌ′Ｉを自由
に設定することが出来る。

次に、複数のワード線でプレートを共用する場合につい
て第２２図を用いて説明する。この回路の動作を第２２
図（ｂ）の動作波形を用いて説明する。

データ線プリチャージ信号φＰが４ｖの間、データ線り
、ＤＯ（Ｄ、、Ｄ、）は４　ＶＢＥ　（３，２Ｖ）にプ
リチャージされている。この時センスアンプ邦動信号φ
ｓｐ、φＳｎは４ＶＢＥとなっており、センスアンプＳ
Ａ、〜ＳＡｎはＯＦＦ状態となっている。φＰがＯｖに
なった後、ワード線が選択される。ここではワード線Ｗ
、が選択されたとする。

ワード線Ｗｌｌが選択されＯＶから５．５ｖになるとＷ
、につながるメモリセルの信号の各データ線に請みださ
れる。ここではワード線ｗ６につながるメモリセルには
、いずれも高電位（８ｖ口し）の信９が蓄積されていた
とする。従って、Ｄ、、Ｄ、には、′１′情報が、Ｄｏ
、　Ｄ、には参照信号が読みだされる。次に、センスア
ンプ脂動信号７扉が４ＶＢＥから５　Ｖ　ＢＨニ、　　
φＳｎが４ＶＢＥから３ＶｕＥになり、センスアンプが
動作し、Ｄｏは５ＶＢＨに、Ｄ。

は３ＶＢＥになる。この後、ＹデコーダＹＤにより１対
のデータ線り、、Ｄ、が選択され、データ線選択信号Ｙ
。が４ｖになり、共通データ線Ｉ１０゜Ｉｌｏにメモリ
セル信号が読みだされる。この信号は、出力ＡＭＰによ
り増幅され、出力信号Ｄ４０ＬＩＬとなり外部に出力さ
れる。

次に、メリモリセルへの信号の再書き込み動作を説明す
る。センスアンプが動作した後、ＤＯは高電位の５ＶＢ
Ｅにり、は低電位の３ＶＢＥになっている。この時メモ
リセルの蓄積端子１０はワード線Ｗｌｌが高電位である
ためり。と同じ５ＶＢＥとなる。

次に、プレートＰ。′が５，５　ＶＢＥ　（４，４Ｖ）
から２．５ＶＢＥ　（２Ｖ）　に変わる。この時、デー
タ線、及び蓄積端子１０の電位は、センスアンプにより
５ＶＢＨに保持されているため変化しない。その後、ワ
ード線Ｗ、の電位が５．５Ｖから５ＶＢ’Ｅまで低下す
る。ここでメモリセルを構成するトランジスタのしきい
電圧を１ｖとすると、蓄積端子１０は５ＶＢＥ、データ
線り、は５ＶＢＥ、ワード線Ｗ、は５ＶＢＥとなってい
るためトランジスタＴ０はＯＦＦ状態である。従って１
次にＰ０′が２．５ＶＢＥから５．５ＶＢＥに変わると
蓄積端子）０の電位は５ＶＢＥからほぼ８ＶＢＥ　（６
，４Ｖ）＊で上昇する。これによりメモリセルには、は
ぼ８ＶＢＦの高電位が書き込まれることになる。ところ
でメモリセルに低電位の信号が蓄積されていた場合の動
作を第２２図（ｂ）の端子１０が低電位の場合の動作波
形を用いて説明する。センスアンプが動作した後データ
線Ｄ０が低電位の３ＶＢＥ、端子↓Ｏの電位も３ＶＢＥ
となっている。したがって、この後、ワード線Ｗ０の電
位が５．５■から５Ｖｏε（４Ｖ）まで低下してもメモ
リセルを構成するトランジスタＴ、はＯＮ状態である。

従って、プレートＰｏ′　がどのように変化してもセン
スアンプによりデータ線電位が固定されているため蓄積
端子１０の電位は、３ＶＢＥに保持される。これにより
メモリセルには再び低電位の３ＶＢＥが書き込まれるこ
とになる。さて、本実施政では、非選択ワード線につな
がるメモリセルの電位も変わる。この非選択ワード線Ｗ
＋につながるメモリセルの蓄積端子１１のふるまいにつ
いて説明する。まず、７Ｍ積端子１１に高電位が書き込
まれている場合の動作は次のようになる。メモリが待機
時、プレートＰ１が５．５Ｖａε、蓄積端子１１が８Ｖ
ＢＨになっている。センスアンプがメモリセル信号力増
幅した後、Ｐ０′が２．５ＶＢＥになると蓄積端子１１
は５ＶＢＥとなる。この時ワード線ＷｔはＯＶ、デ−タ
線Ａ　ｏ　ｏは３ＶＢＥであるのでトランジスタＴ、が
ＯＮ状態になることはなくメモリセル内の情報が破壊さ
れることはない。その後、Ｐ、′　が５゜５ＶＢＥにな
り、蓄積端子１１の電位は８Ｖ［ＩＨにもどる。蓄積端
子１１に低電位が書き込まれている場合の動作は次のよ
うになる。メモリが待機時、プレートＰ１が５．５　Ｖ
ＢＥ、蓄積端子１１が３ＶＢＥになっている。センスア
ンプがメモリセル信号を増幅した後、Ｐ０′　が２　、
５　ＶＢＥとなると蓄積端子１１はＯｖとなる。この時
ワード線ＷｌはＯｖ、データ線Ｄ０は５ＶＢＥとなるの
でトランジスタ下工゛力１ＯＮ状態になることはなくメ
モリセル内の情報が破壊されることはない。その後、Ｐ
０′が５．５ＶＢＥになり蓄積端子１１の電位は３ＶＢ
Ｈにもどる。

次に、ワード線Ｗ０がＯＶとなりメモリセルへの再書き
込みが終了する。その後、φｓｐ、　φＳｎが４Ｖａε
となり、φＰが高電位となりデータ線を４ＶＢＨにプリ
チャージする。

次にメモリセルへの書き込み動作を第２２図（Ｃ）に示
す動作波形を用いて説明する。まず、高電位が蓄積され
ているメモリセルに低電位を書き込む動作について説明
する。読みだし動作と同様にして、メモリセル信号をセ
ンスアンプで増幅した後、書き込み信号ＤＩ。がデータ
人力バッファに取り込まれる。次に、書き込み制御信号
φが高電位になると、共通データ、ｌｌ１０．Ｉｌｏの
電位がＩ）ｔｎに応じて、高電位、低電位に分かれる。

ここではＩｌｏが３ＶＢＥ、Ｉｌｏが５ＶＢＨになった
とする。その後、ＹデコーダＹＤにより１対のデータ線
が選択される。ここではＤｏ、　Ｄ、が選択されたとす
る。従って、データ線選択信号線Ｙ０が高電位になる。

これによりり、が３　ＶＢＥ、　Ｄｌｌが５ＶＢＥにな
り、メモリセルの蓄積端子１０には低電位の３ＶＢＥが
書き込まれる。この後の動作は読みだし動作と同一であ
る。

以上述べたように本実施例によっても低消費電力化、高
Ｓ／Ｎ化ができる。さらに本実施例ではデータ線ワード
線、プレートなどのメモリアレー関係の電圧をバイポー
ラトランジスタのベース。

エミッタ間の順方向電圧ＶＢＥを基準に決めている。

したがって、パイＣＭＯＳメモリＬＳＩへの本発明の適
用が容易になる。

次にチップの電源電圧が５Ｖの場合に本発明を適用した
例を第２３図に示す。

第２３図でＭＯＳ−ＦＥＴは矢印の付いているものがＰ
チャネルＭＯＳ−ＦＥＴ　（ＰＭＯ３）。

矢印の付いてないものがＮチャネルＭＯ５−ＦＥＴ　（
ＮＭＯ３）である、ＭＯＳ−ＦＥＴのしきい電圧はＩ　
Ｏ，５１Ｖと仮定する。第２３図（ａ）で１はメモリチ
ップである。ＭＡはメモリアレーで、複数のデータ線り
、、／Ｄ、−Ｄ、／Ｄ、、複数のワードａＷ、、Ｗ、・
・・、プレート配線ｐ　。、メモリセルＭＣ，センスア
ンプＳＡ０〜ＳＡ、データ線プリチャージトランジスタ
ＴＰＯ〜Ｔ　Ｐ　３　ｔスイッチトランジスタＴｙ、〜
Ｔｙａからなる。ＸＤはＸデコーダで複数のワード線の
うちの一本を選択する。ＹＤはＹデコーダで複数のデー
タ線対のうちの一対を選択する。Ｙ０〜Ｙ、はデータ線
選択信号線でＹデコーダの出力信号を伝える。ＰＤはプ
レート駆動回路で、複数のプレート配線を選択的に駆動
する。２はデータ線プリチャージ電圧発生回路である。

この回路では基準電圧発生回路で作った基準電圧を用い
てデータ線プリチャージ電圧を作る。この回路としては
特開昭５８−７０４８２号の第８図や特開昭６２−１２
１９９０号の第１２図に示すものがある。ＣＤはセンス
アンプ除動信号発生回路で、センスアンプ開動信号線Ｃ
３Ｐ、Ｃ８Ｎを介してセンスアンプを除動する。

Ｉｌｏは共通データ線で、メモリセルへのａき込み信号
、メモリセルからの読みだし信号を伝える。

ＡＭＰは出力アンプで、メモリセルから読みだした信号
を増幅し出力信号ＤＯｕｔを作る。ＤｉＢはデ−タ線カ
バソフアでチップ外部からの入力信号Ｄｌｎを受はメモ
リセルへ書き込む信号を作る。ＰＣはタイミングパルス
発生回路で上記メモリアレ、Ｘデコーダ、Ｙデコーダ、
センスアンプ開動信号発生回路等を制御する信号を作る
。３は基準電圧発生回路でチップ外部から印加された５
■の電源電圧からチップ内部で使う数種の基準電圧を作
る。ここでは４Ｖ、３Ｖ、２Ｖの３種の基４１！電圧を
作っている。この回路としては特開昭５８−７０４８２
号の第１０図から第１８図に示すものがある。４，５は
ボンディングパラＩ・で、ここでは電源用（Ｖｃｃ、　
Ｖｓｓ）のみ示している。

第２３図（ａ）に示す回路の読みだし動作を第２３図（
ｂ）に示す動作波形を用いて説明する。

ここではメモリセルＭＣ０の読みだし動作を中心に説明
する。

データ線プリチャージ信号／Φｐが５■の間、データ線
はデータ線プリチャージ電圧ｖｃｔｐ（＝４Ｖ）にプリ
チャージされている。この時、センスアンプ邸動信号Ｉ
ｃ５Ｐ、Ｃ８Ｎも４ｖとなっている。したがって、セン
スアンプはオフとなっている。／ΦｐがＯｖになった後
、ＸデコーダＸＤにより複数のワード線のうち一本が選
択される。

ここではワード線Ｗ０が選択され７Ｖとなる。これによ
り各データ線にメモリセル信号があられれる。メモリセ
ルＭＣｏに高電位の信号が蓄積されていたとするとデー
タＩＤ、の電位は４ｖから少しだけ高くなる。次に、セ
ンスアンプ騒動信号発生へ想ＣＤによ、すｃｓｐが５Ｖ
、Ｃ３Ｎが３Ｖとなる。これによりセンスアンプＳＡ、
。〜ＳＡｏが動作し、メモリセル信号を増幅する。この
時、Ｄｏは高レベルの５Ｖ、／ＤＯは低レベルの３ｖと
なる。この後、プレート能動回路ＰＤによりプレートＰ
０の電位は５Ｖから２Ｖに変化する。この時選択メモリ
セルの蓄積ノードＮ。やデータ線の電位が容量結合によ
り変化するが、各ノードの電位はセンスアンプによって
保持されているので元の電位に回復する。次にＹデコー
ダＹＤにより複数のデータ線のうち一対が選択される。

ここではＤ　ｏ　、／　Ｄ　ａが選択されるとする。こ
れによりＹデコーダの出力信号Ｙｏが５ｖとなり、共通
デ−タ線１０にメモリセル信号が取り出される。取り出
されたメモリセル信号は出力アンプＡＭＰで増幅され出
力信号Ｄｏｕｔとなる。なお、書き込み動作では、これ
とは逆にデ−タ線カバツフアＤｉＢにより取り込まれた
入力信号が、ＹＯが５ｖになった時、共通データ線、お
よびデータ線を介してメモリセルに書き込まれる。

が行われた後、ワードｖＡｗ、の電位が５ｖとなる。

ここではメモリセルＭＣ，の蓄積ノードＮ。は５Ｖ、デ
ータ線Ｄ０は５ｖとなっているのでトランジスタＴ０は
オフとなる。次にプレートＰ。の電位が２Ｖが５Ｖに変
化する。これによりメモリセルＭＣ０の蓄積ノードＮ。

は５Ｖからほぼ８ｖに昇圧される。次にワード線Ｗ。が
Ｏｖとなり、メモリセルＭＣ，には８ｖが蓄積される。

その後／Φｐが５ｖとなりデータ線を４■にプリチャー
ジする。

また、ｃｓｐ、ｃｓＮは４ｖとなる。ところでメモリセ
ルＭＣｏに低電位の信号が蓄積されている場合の再書き
込み動作は次のようになる。この時Ｄｏが３Ｖ、／Ｄ、
が５ｖとなっておりワード線が５■となってもメモリセ
ルのトランジスタＴ。はオンのままである。したがって
プレートＰ、が２Ｖから５ｖに変化しても、メモリセル
ＭＣ０の蓄積ノードの電位は３Ｖから少し上昇するが、
Ｎ。

の電位はセンスアンプによって保持されているので３ｖ
にもどる。次にワード線Ｗ、がＯＶとなり、メモリセル
ＭＣ，は３ｖが蓄積される。

次にプレートの電位変化による非選択メモリセルの蓄積
ノードの電位変化の様子をノードＮ□を例に説明する。

Ｎユに高電位の信号が蓄積されていたとするとメモリの
待機時、Ｎ工は８ｖとなっている。この後、プレートが
５Ｖ−２Ｖ−５Ｖと変化すると、Ｎ□は８Ｖ−５Ｖ−８
Ｖと変化する。

この時ＷｌはＯＶ、／Ｄ、は５■もしくは３■で、メモ
リセルのトランジスタＴよはオフであり特に問題は生じ
ない。Ｎ、に低電位の信号が蓄積されていたとするとメ
モリの待機時、Ｎ１は３ｖとなっている。この後プレー
トが５Ｖ−２Ｖ−５Ｖと変化すると、Ｎ１は３Ｖ−ＯＶ
−３Ｖと変化する。

コノ時Ｗ、はＯＶ’、／Ｄ、は５Ｖもしくは３ｖで、メ
モリセルのトランジスタ子工はオフであり特に問題は生
じない。

以上述べたように本実施例によればチップの電源電圧が
５ｖの場合でも本発明は容易に適用できる。

さて、電池の電圧、例えば１．５ｖの電圧で動作するＤ
　ＲＡ　Ｍが実現できれば、ＤＲＡＭの゛ポータプル機
器への応用といった用途が広がる。ＤＲＡＭを電池で動
作させるにはチップの低消費電力化と、メモリセルの蓄
積電圧の確保が重要な課題となる。上記課題の対策とし
てはメモリセル容量の増加が考えられるが、本発明のプ
レートによる再書き込み方式が適している。

電源電圧が１．５Ｖでの本発明の適用例を第２４図、第
２５図に示す。第２４図は複数のワード線でプレートを
共用する方式、第２５図はワード線毎にプレート配線を
設ける方式である。回路構成は第２３図に示す実施例と
ほとんど同じであるが動作電圧が異なる。ＭＯＳ−ＦＥ
Ｔのしき、い電圧は両方式とも１０，１５１Ｖと仮定す
る。

第２４図（ａ）に示す回路の読みだし動作を第２４図（
ｂ）に示す動作波形を用いて説明する。

ここでもメモリセルＭＣ，の読みだし動作を中心に説明
する。

データ線プリチャージ信号／ΦＰが１．５Ｖの間、デー
タ線はデータ線プリチャージ電圧Ｖｄｐ（＝１．２Ｖ）
にプリチャージされている。この時、センスアンプ駆動
信号線Ｃ８Ｐ、Ｃ８Ｎも１．２■となっている。したが
って、センスアンプはオフとなっている。／ΦｐがＯＶ
になった後、ＸデコーダＸＤにより複数のワード線のう
ち一本が選択される。ここではワード線Ｗ。が選択され
２ｖとなる。これにより各データ線にメモリセル信号が
あられれる。メモリセルＭＣ，に高電位の信号が蓄積さ
れていたとするとデータ線Ｄ０の電位は１．２ｖから少
しだけ高くなる。次に、センスアンプ能動信号発生回路
ＣＤによりＣ８Ｐが１．５Ｖ、Ｃ８Ｎが０．９Ｖとなる
。これによりセンスアンプＳＡ、〜ＳＡｌ、が動作し、
メモリセル信号を増幅する。この時、Ｄｏは高レベルの
１．５Ｖ。

／ＤＩ＋は低レベルの０．９Ｖとなる。この後、プレー
ト駆動回路ＰＤによりプレートルｏの電位は１．５ｖか
ら０．６Ｖに変化する。この時選択メモリセルの蓄積ノ
ードＮ、やデータ線の電位が容量結合により変化するが
、各ノードの電位はセンスアンプによって保持されてい
るので元の電位に回復する。次にＹデコーダＹＤにより
複数のデータ線のうち一対が選択される。ここではＤｏ
、　／Ｄ。

が選択されるとする。これによりＹデコーダの出力信号
Ｙｏが１．５Ｖとなり、共通デ−タ線１０にメモリセル
信号が取り出される。取り出されたメモリセル信号は出
力アンプＡＰＭで増幅され出力信号ＤＯｕＬとなる。な
お、書き込み動作では、これとは逆にデ−タ線カバツフ
アＤｉＢにより取り込まれた入力信号が、Ｙｏが１．５
ｖになった時、共通データおよびデータ線を介してメモ
リセルに書き込まれる。

以上のようにしてメモリセル信号の人力、出力が行われ
た後、ワード線Ｗ０の電位が１．５■となる。ここでは
メモリセルＭＣ，の蓄積ノードＮ０は１．５Ｖ、デ−タ
線ｌｌＤ、は１．５ＶとなッテイルノでトランジスタＴ
、はオフとなる。次にプレートＰ、の電位が０．６ｖか
ら１．５ｖに変化する。これによりメモリセルＭＣ，の
蓄積ノードＮ。は１．５■からほぼ２．４に昇圧される
１次にワード線Ｗ０がＯｖとなり、メモリセルＭＣ，に
は２．４Ｖが蓄積される。その後／Φｐが１．５ｖとな
りデータ線を１．２ｖにプリチャージする。また、ＣＳ
Ｐ、、Ｃ８Ｎは１．２Ｖとなる。

ところでメモリセルＭＣｏに低電位の信号が蓄積されて
いる場合り、が０．９Ｖ、／Ｄ、が１．５Ｖとなってい
る。したがってワード線が１．５■となってもメモリセ
ルのトランジスタＴ０はオンのままである。したがって
プレートＰ、が０．６Ｖから１．５■に変化してもメモ
リセルＭＣｏの蓄積ノードの電位は０．９ｖを保持する
。次にワード線Ｗ０がＯＶとなり、メモリセルＭＣ，に
は０．９　Ｖが蓄積される。

非選択メモリセルの蓄積ノードのプレートによる電位が
変化は次のようになる。ノードＮ工を例に説明する。Ｎ
工に高電位の信号が蓄積されていたとするとメモリの待
機時、Ｎ工は２．４ｖとなっている。この後、プレート
が１．５Ｖ−０，６Ｖ−１，５Ｖと変化すると、Ｎ１は
２．４Ｖ−１，５Ｖ−２，４ｖと変化する。コノ時Ｗ、
はＯＶ、／Ｄ、は１．５ｖもしくは０．９Ｖで、メモリ
セルのトランジスタＴユはオフであり特に問題は生じな
い。Ｎ４に低電位の信号が蓄積されていたとするとメモ
リの待機時、Ｎ□は０．９Ｖとなっている。この後プレ
ートが１．５Ｖ−０，６Ｖ−１，５Ｖと変化すると、Ｎ
、は０．９Ｖ−ＯＶ−０，９Ｖと変化する。

この時ＷＸはＯＶ、／Ｄｏは１．５Ｖもしくは０．９Ｖ
で、メモリセルのトランジスタ下工はオフであり特に問
題は生じない。

本実施例によると電源電圧が１．５Ｖで低消費電力のＤ
ＲＡＭが実現できる。したがって、常時電池で動作させ
るＤＲＡＭを実現できる。また、ＤＲＡＭを１．５ｖで
動作させることにより商用の電圧から作る電圧源と電池
の切り換えが容易となる。したがって、ＤＲＡＭの用途
を広げることができる。

チップの電源電圧が１．５Ｖの場合に本発明を適用した
別の例を第２５図に示す。本実施例はプレート配線をワ
ード線毎に設けている点が第２４図に示す実施例と異な
る。プレート配線をワード線毎に設けるので、プレート
の電位が変化しても非選択のワード線につながるメモリ
セルの蓄積ノードの電位は変わらない。すなわち、メモ
リセル信号の低電位側電位のＯＶとの電位差よりプレー
トの電圧振幅を大きくしても非選択のメモリセルが選択
状態になるとはない。したがって、プレートからの書き
込み電圧を第２４図に示す実施例よりも大きくでき、メ
モリセルの蓄積電圧を電源電圧以上にできる。このよう
に本実施例によれば、メモリセルの蓄積電圧をさらに大
きくでき情報保持特性、耐α線ソフトエラー特性を向上
できる。

したがって、電源電圧を下げることが容易になり、メモ
リを低電圧で動作させるのに有効である。

なお、第２５図（ｂ）の動作波形ではデータ線の低電位
側電位をＯＶより高くしているが、低電位側電位をＯｖ
とし、高電位側電位を０．６Ｖとしてもかまわない。た
だし、この場合はワード線電圧の中間電位もそれに応じ
て下げる必要がある。

さて、第２３図〜第２５図に示す実施例では電源電圧が
５ｖの場合と１．５ｖの場合のチップ構成、動作例につ
いて説明した。次に多種の電源電圧でも使えるメモリチ
ップの構成について示す。

ここでは１．５ｖ電源と３．５Ｖｔｍでメモリチップを
動作させる場合を例に説明する。

第２６図（ａ）はチップをパッケージに実装するとき、
ボンディングを選択的に行うことにより、１．５ｖ電源
用、３．３■電源用に切り換えることができるチップを
示している。同図では１０１はメモリチップである。１
０３はメモリアレー１０２は周辺回路で入出力インター
フェース回路およびメモリアレーを制御するタイミング
パルス発生回路からなる。入出力インターフェイス回路
としては例えば日本電気株式会社の４ビツト・シングル
チップ・マイクロコンピュータのデータ・ブックの９９
７〜９９９ページに記載の回路がある。Ｌは電圧リミッ
タで、外部から入力した電圧を内部用の１．５Ｖ　（Ｖ
ｃ　１）に降下させる。

１０４から１０６はポンディングパッドで、１０５．１
０６は電源用、１０４は電圧リミッタの制御用である。

さて、このチップを電源電圧１．５Ｖで使う場合はモ？
ようにする。ポンディングパッド１０６とパッケージの
電源ピンをつなぐ。ここで、電圧リミッタはノード１０
７が低レベルであればオフとなり、出力端子が高インピ
ーダンスになり。

１０７が高レベルであればオンとなり、動作するとする
。したがって、この場合はポンディングパッド１０４は
どこにもつながずオープン状態とする。また、ポンディ
ングパッド１０５もオープン状態とする。これにより、
メモリアレーや周辺回路には１．５Ｖの電圧が印加され
る。電源電圧３．３Ｖで使う場合は次のようにする。ポ
ンディングパッド↓０５とパッケージの電源ピンをつな
ぐ。ポンディングパッド１０４も電源ピンにつなぎ、ノ
ード１０７を高レベルにする。これにより電圧リミッタ
がオン状態となる。ポンディングパッド１０６はオープ
ン状態とする。これによりメモリアレーや周辺回路に電
圧リミッタで降下させた１、５Ｖの電圧が印加される。

このように本実施例によるとチップ内の回路は入出力イ
ンターフェイス回路を除いて常に一定の電圧で動作する
ので速度や消費電力をほぼ一定にできる。したがって、
ユーザにとって使いやすいメモリチップとなる。また、
一つのチップから２種類の製品が作れ、製造コストを下
げることができる。ボンディングにより製品を分けるの
で、製品の数量の調整が容易となる。本実施例では電圧
リミッタのオン、オフをボンディングにより切り換える
ようにしているが、チップ上に設けたヒユーズを用いて
もよい。また、複数あるチップへの入力信号の用いて制
御してもよい。なお、ここではメモリチップを例に説明
したが、１０２，１０３で示す回路がメモリ回路とロジ
ック回路の組合せでも、ロジック回路のみでもよい。

第２６図（ｂ）は上記電源の切り換えをＡｌのマスタス
ライスで行う場合の実施例である。同図ではＡｔマスタ
スライス部分をスイッチＳＷＩ。

ＳＷ２で示している。このチップを電源電圧１．５　Ｖ
ｌ’使う場合は、スイッチＳＷＩ、ＳＷ２を両方共す側
につなぐ。これにより電源のポンディングパッドからメ
モリアレーや周辺回路に直接電圧を一口する。また、電
圧リミッタは入力ノード１０７が低レベルとなり、オフ
状態になる。電源電圧３．３Ｖで使う場合は、ＳＷＩ、
ＳＷ２を両方共ａ側につなぐ。これにより電圧リミッタ
は入力ノード１０７が高レベルとなりオン状態となる。

したがって、メモリアレーや周辺回路には電圧リミッタ
で１．５ｖに降下した電圧が印加される。

本実施例によってもチップ内の回路を一定の電圧で動作
させるので速度や消費電力をほぼ一定にでき、ユーザに
とって使いやすいチップとなる。

また、１チツプから２種類の製品が作れ、製造コストを
下げることができる。Ａ１マスタスライスで製品を分け
るのでポンディングパッドが少なくてよく、チップ面積
を小さくできる。

次に電源電圧が１．５ｖから３．３ｖに連続的に変わっ
てもメモリアレーや周辺回路に加わる電圧は１．５■一
定としたメモリチップのを第２６図（ｃ）に示す。本実
施例では電圧リミッタの特性は第２６図（ｄ）のように
する。すなわち、電源電圧Ｖｃｃが１．５ｖから３．３
■に変わってもその出力は１．ＯＶ一定とする。さらに
、メモリアレーや周辺回路は１ｖで動作するようにする
。

本実施例では電源電圧が１．５ｖ〜３．３ｖの間では電
圧リミッタで降下させた１ｖの電圧でメモリアレーや周
辺回路を動作させる。したがって、電源電圧を１．５ｖ
〜３．３Ｖの間のどの大きさとしてもメモリチップを動
作させることができる。

チップ内部は常に１ｖで動作するので速度や消費電力を
ほぼ一定にすることができる。したがって、ユーザにと
って使いやすいメモリチップとなる。

また、電圧リミッタをオン、オフさせる必要がないので
チップ構成が簡単となる。なお、ここで１．５ｖは電池
１個に、３．３ｖは電池２個直列接続に対応しており、
メモリチップを電池１個使った装置でも２個使った装置
でも動作さ＼せることができる。

〔発明の効果〕

本発明によればセンスアンプ動作時のデータ線電圧振幅
を従来より大幅に低減できるので、データ線充放電電流
を低減でき、メモリセルアレーでの消費電力を大幅↓こ
低減できる。また、メモリセル信号のうち高電位のもの
をプレートから昇圧することによりメモリセル信号を大
きくできる。したがって、本発明はメモリの低消費電力
化、高Ｓ／Ｎ化に効果がある。すなわち、情報保持時間
、耐α線ソフトエラー特性の向上、雑音の低減、信頼度
の向上が図れる。

【図面の簡単な説明】

第１１図から第２６図は本発明の実施例を示す図である
。ＭＡ・・・メモリセルアレー、ＸＤ・・・Ｘデコーダ
、ＹＤ・・・Ｙデコーダ、ＰＤ・・・プレート開動回路
、ＡＭＰ・・・出力アンプ、ＤｉＢ・・・データ入力バ
ッファ、ｐｏ、ｐ、−・・プレート配線、ＤＯｔＤＯｊ
Ｄ、、　Ｄｌｌ・・・データ線、Ｗ、、Ｗｌ・・ワード
線。葛／図Ｃｂ）Ｌｖ第翳（ｅ）仲一β↑閏で＆ｊテ°−７＃Ｃｔｓ格幅Ｃｖ）賂図ひ）第図（１，）ムＶ →昨閏も名３図（ｂ）一叶悶６第り図０り第４図（ｄ）第り（ｅ）ネ５図秀ろ図 −θ″７／ｇｌｌ＝易２図（ｂ）Ｖ →呼量を第！図（す９ν′ →叶間ｂ７図（ｂ） −ｑ閏ム第２図（＾）ネ／３裸（ａ）第１．３１ＸＪ（ｂ）りＶ −一一→時閏も藁神図（ｂ）ｖ □時間を第７５″図（Ｌ）易５図（ｂ）躬／Ｚ図、ダＶ第１？　区（α）Ｃ０ノＬＶ名／〆図（ｂ）Ｌｖ −吋間も％了ＤＹテｊ−ダ・メ“ラヂベ；にワーＬ゛與良パ乙メとグ仁ｔし薯２０（ｂ）／　Ｖ８ｆ；− 第２３図Ｃり一吋閏もノート°°へ６ ρ“Ｌご−−−−−− −ｗ↑ｒ４を第ｚ（ａ）（ｂ）１０／

Claims

【特許請求の範囲】１、複数のデータ線と、それと交わるように配置した複
数のワード線と、それらの所望の交叉部に配置されたメ
モリセルと、データ線上に読みだされたメモリセル信号
を増幅するアンプとからなるメモリ回路において、上記
メモリセルは、上記ワード線の電圧によってオン、オフ
が制御されるスイッチング手段と信号蓄積用コンデンサ
から成り、該コンデンサの一端はスイッチング手段を介
して該データ線につながり、他の一端は第１の制御信号
線につながっており、かつ、該第１の制御信号線の電圧
振幅が該データ線の電圧振幅より大きいことを特徴とす
るメモリ回路。２、該データ線待機時の電位がセンスアンプ動作時の電
圧振幅の高電位と低電位のほぼ中間であることを特徴と
する特許請求の範囲第１項のメモリ回路。３、該データ線の電圧振幅は、該アンプを構成するＰチ
ャネルＭＯＳ−ＦＥＴとＮチャネルＭＯＳ−ＦＥのしき
い電圧の絶対値を同じとすると、該しきい電圧の２倍か
ら３倍であることを特徴とする特許請求の範囲第１項ま
たは第２項のメモリ回路。４、該第１の制御信号線の電位が、メモリの待機時、メ
モリセル信号の高電位側信号電位と低電位側信号電位の
間であることを特徴とする特許請求の範囲第１項又は第
２項のメモリ回路。５、該メモリセルの蓄積信号で高電位側の信号が低電位
側の信号より大きいことを特徴とする特許請求の範囲第
１項または第２項のメモリ回路。６、該データ線にダミーセルを設けたことを特徴とする
特許請求の範囲第１項または第２項のメモリ回路。７、該第１の制御信号線の電位を高電位から低電位にす
ることによりメモリセルの信号をデータ線上に読みだす
ことを特徴とする特許請求の範囲第１項又は第２項のメ
モリ回路。８、該第１の制御信号線の電位を高電位から低電位にす
ることによりワード線を選択し、メモリセルの信号をデ
ータ線上に読みだすことを特徴とする特許請求の範囲第
１項又は第２項のメモリ回路。９、複数のデータ線、それと交わるように配置した複数
のワード線、それらの交点に配置したメモリセル、デー
タ線上に読みだされたメモリセル信号を増幅するアンプ
、該ワード線の電圧によってオン、オフが制御されるス
イッチング手段と信号蓄積用コンデンサから成り、該コ
ンデンサの一端はスイッチング手段を介して該データ線
につながり、他の一端は第１の制御信号線につながって
いるメモリセルから成るメモリ回路において、該データ
線の電圧振幅の低電位側の電位がワード線の低電位側の
電位より、該第１の制御信号線の電圧振幅以上高いこと
を特徴とするメモリ回路。１０、該データ線のメモリ待機時の電位がセンスアンプ
動作時の電圧振幅の高電位と低電位の中間であることを
特徴とする特許請求の範囲第９項のメモリ回路。１１、複数のデータ線、それと交わるように配置した複
数のワード線、それらの交点に配置したメモリセル、デ
ータ線上に読みだされたメモリセル信号を増幅するアン
プ、該ワード線の電圧によってオン、オフが制御される
スイッチング手段と信号蓄積用コンデンサから成り、該
コンデンサの一端はスイッチング手段を介して該データ
線につながり、他の一端は第１の制御信号線につながっ
ているメモリセルから成り、該複数のメモリセルを選択
するアドレス信号は、ロウアドレスストローブ信号とカ
ラムアドレスストローブ信号によって時分割でチップ内
に取り込まれ、ロウアドレスストローブ信号によって取
り込んだアドレス信号によって該ワード線が選択される
メモリ回路であって、該メモリセルへの信号の書き込み
動作は該データ線を使っての書き込み動作と該第１の制
御信号線を使っての書き込み動作を有し、該第１の制御
信号線を使っての書き込み動作は該ロウアドレスストロ
ーブ信号の低電位から高電位への変化の後に行うことを
特徴とするメモリ回路。