JPH0334190A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にポインタによるデ
ータアクセスに適した半導体記憶装置に関する。

〔従来の技術〕

近年、ソフトウェアの高速動作のために、ポインタ型の
データ構造が多用されるようになってきている。このポ
インタ型のデータ構造はＣ言語やＰＡＳＣＡＬ等のプロ
グラミング前後で特に用いられている。これはハードウ
ェアの面から見ると、従来からある間接アドレスに相当
するが、データの一部のビット又は全部のビットを別の
データの番地と見なし、真のデータを示す構造である。

例えば、データとして１語が３２ビツト構戒のうち、左
半分のビットで番地を示すポインタとすることもできる
。この場合、データがポインタを含むか通常のデータで
あるのかは、プログラムのコンパイルリンク時にあらか
じめ決められている。

第４図はかかる従来の一例を示す通常のメモリチップで
形成される半導体記憶装置のブロック図である。

第４図に示すように、従来のかかる半導体記憶装置はデ
ータを記憶するメモリセルアレイｌと、アドレスをアド
レス端子ＡＤからアドレス入力バス１０を介して展開す
る列デコーダ３および行デコーダ４と、データの読出し
および書込みと列デコーダ５からのアドレスとを切替え
るスイッチング回路５と、スイッチング回路５に接続さ
れた入出カバスフを介して入出力データの増幅を行う入
出力増幅回路６とを有している。

この記憶装置における行デコーダ４および列デコーダ３
は外部アドレス部力ＡＤによりそれぞれメモリセルアレ
イ１の行および列を選択決定し、スイッチング回路５は
列デコーダ３により選択された列と入出カバスフとの接
続を行う。また、入出力増幅回路６は読出し書込み制御
信号（端子）Ｖ「により、入出力端子１１０への読出し
データの増幅とＩｌｏからの書込みデータの増幅とを行
う回路であり、通常はトライステートバッファ増幅回路
が用いられる。このＶ「信号は低電位で書込み、高電位
で読出しを行っている。尚、ここで位相調整用の内部ク
ロックパルスや単なるバッファ増幅回路は省略しており
、またＩｌｏは一つである必要はない。

いわゆる、計算機におけるポインタを介したデータの読
み書き、すなわちポインタによるデータアクセスは、ま
ずポインタ情報を含むデータをメモリからＣＰＵに読出
し、次にこれからアドレス部を取出し、このアドレス部
で再度データの読み書きを行うものである。かかるＣＰ
Ｕの動作周波数は２５ＭＨｚ　（サイクル時間は４０ｎ
ｓ）であり、メモリのサイクル時間はキャッシュメモリ
が５０ｎＳ程度であるので、ポインタによるデータアク
セスを一回行う、すなわち、ＣＰＵ動作（４０ｎｓ）と
メモリからのデータの読出しく５０ｎＳ）とデータから
アドレス部の取り出しく４０ｎＳ）とメモリへの読出し
および書込み（５０ｎＳ）で１８０ｎｓ必要になる。

第５図は第４図におけるポインタによるデータアクセス
を説明するための概略図である。

第５図に示すように、２回ポインタを介する場合では、
２７０ｎｓ必要となる。このように、ポインタを介する
と、はぼ比例してアクセス時間が増加する。ただし、何
回ポインタを介するかは最初のデータ読出し時に命令と
して解読されているものとする。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置は、ポインタ毎にＣＰＵ
への読出しやアドレスを取出しているため、ポインタを
用いる回数が増加すると、半導体記憶装置の外部に読出
すことによる時間の遅れやＣＰＵでの処理の遅れが原因
となって、はぼその回数増に比例した読出し時間や書込
み時間が増加するという欠点がある。

本発明の目的は、かかるメモリセルアレイに記憶された
ポインタを介するデータアクセスを高速化すること、す
なわち読出しおよび書込みを高速化することを実現する
半導体記憶装置を提供することにある。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、ポインタを記憶したメモリ
セルアレイと、前記メモリセルアレイにスイッチング回
路を介して接続される入出力バスと、前記入出力バスに
接続され且つ読出し中のデータのうちポインタを保持す
るアドレス保持回路と、外部アドレスおよび前記保持回
路で保持したポインタによる２次アドレスを外部選択制
御信号に基づき切替えるマルチプレクサとを含み、前記
ポインタをアドレスとして再入力することを特徴として
いる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示す半導体記憶装置のブロ
ック図である。

第１図に示すように、本実施例はポインタを含むデータ
を記憶しているメモリセルアレイ部１と、外部アドレス
部力ＡＤ端子からのアクセスをアドレス入力バス１０を
介して受付けるとともに２次アドレスバス９からの内部
アドレスを受付け、外部入力アドレスと内部２次アドレ
スの選択を行うための選択制御信号〈端子〉Ｓに基づき
いづれかを選択するマルチプレクサ２と、マルチプレク
サ２の出力を受けてメモリセルアレイｌの行および列ア
ドレスに展開する列デコーダ３および行デコーダ４と、
入出力を切替えるためのスイッチング回路５と、入出力
端子Ｉｌｏとスイッチング回路５に接続された入出カバ
スフとに接続され、読出し書込み制御信号（端子）ＷＥ
の制御により入出力データを増幅する入出力データ２８
６と、入出カバスフに接続され、そこからのアドレス部
（ポインタ）を保持し且つ２次アドレスバス９に内部ア
ドレスとして送出するアドレス保持回路８とを有してい
る。この記憶装置におけるマルチプレクサ２は、前述し
たように、外部セレクト信号Ｓを受けて外部アドレスか
あるいは２次アドレスかを選択するが、セレクト信号Ｓ
が存在する電位のときに、２次アドレスを選択するもの
とする。　第２図は第１図に示す半導体記憶装置を動作
させるためのパルス波形図である。

第２図に示すように、ここではポインタアクセスのパル
スを示し、内部クロックはチップ内でのクロックパルス
であり、ＣＰＵのクロックパルスよりもサイクル時間は
短く、通常のサイクル時間の半分程度である。また、ｒ
「およびＳは第１図に示す読出し書込み制御信号および
選択制御信号である。この第２図では第１および第２サ
イクルでポインタデータを連続して入出カバスフに読出
し、第３サイクルで読み書きを行っている。この列では
従来２７０ｎＳ必要としたのに対し、１４０ｎＳとほぼ
半分の処理時間で済むようになっている。すなわち、Ｃ
ＰＵ動作が４０ｎＳ、ポインタアクセス′が２５ｎＳ、
ポインタアクセス２５ｎＳ、データ出力５０ｎＳである
。

要するに、本実施例は入出カバスフに接続され且つメモ
リセルアレイ１に記憶されたポインタを保持するアドレ
ス保持回路８と、外部アドレスおよび前記ポインタによ
る２次アドレスを外部選択制御信号に基づき切替えるマ
ルチプレクサ２とを備え、ポインタをアドレスとして再
入力することにより、メモリセルアレイ１におけるポイ
ンタの示す番地を直接読み書きすることにある。

第３図は本発明の第二の実施例を示す半導体記憶装置の
ブロック図である。

第３図に示すように、本実施例は前述した第一の実施例
と比較して、アドレス保持回路８とマルチプレクサ２間
に減算回路１４を設けたこと、およびポインタと最大ア
ドレスレジスタ１１に記憶されるチップ内の最大番地情
報および最小アドレスレジスタ１２に記憶されるチップ
内の最小番地情報とを比較する比較回路１３を設けたこ
と、並びにマルチプレクサ２を制御するための信号を選
択制御信号Ｓと比較回路１３の反転出力との論理和１５
によるフラグ出力により行うことにある。

かかる最大アドレスレジスタ１１と最小アドレスレジス
タ１２はチップ内の最大および最小アドレスを保持する
レジスタであるが、これらへの書き込み方法については
初期設定等各種の手段で行うことができる。また、比較
回路１３はアドレス保持回路８からの２次アドレス９を
最小アドレス、および最大アドレスと比較し、２次アド
レスがチツプ内アドレス部ある場合に高電位を出力する
ものとする。フラグＦは読み出されたポインタがチツプ
内アドレス部示す場合に低電位を出力する。減算回路１
４は２次アドレスバス９より得られるポインタのアドレ
ス部からチップ内最小アドレスを減算し、バス９Ａにチ
ツプ内アドレス部出力する。

実際は最小および最大アドレスが２の累乗倍で且つチッ
プ内アドレス９Ａが下位を占めるので、例えばアドレス
部が２４ビツト、チップが２５６にワードとすれば、ア
ドレス部の下位１８ビツトを単に取り出すだけでよい、
すなわち、本実施例はポインタがチップ外を示す場合で
も対応できるので、前述した第一の実施例よりも汎用性
がある。

〔発明の効果〕

以上説明したように、本発明の半導体記憶装置は、外部
信号制御に基づきチップ内のアドレス保持回路に保持し
たポインタをアドレスとしてマルチプレクサに直接再入
力することにより、メモリセルアレイからＣＰＵへの読
出しやアドレス部の取り出しを行なう必要がなく且つ内
部クロックを入出力増幅回路を介して読出す必要がない
ため、処理の高速化が可能であり、ポインタによるデー
タアクセスを高速化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す半導体記憶装置の
ブロック図、第２図は第１図に示す半導体記憶装置を動
作させるためのパルス波形図、第３図は本発明の第二の
実施例を示す半導体記憶装置のブロック図、第４図は従
来の一例を示す半導体記憶装置のブロック図、第５図は
第４図におけるポインタによるデータアクセスを説明す
るための概略図である。 ｌ・・・メモリセルアレイ、２・・・マルチプレクサ、
３・・・列デコーダ、４・・・行デコーダ、５・・・ス
イッチング回路、６・・・入出力増幅回路、７・・・入
出力バス、８・・・アドレス保持回路、９・・・２次ア
ドレスバス、１０・・・アドレス入力バス、１１・・・
最大アドレスレジスタ、１２・・・最小アドレスレジス
タ、１３・・・比較回路、１４・・・減算回路、１５・
・・ＯＲ回路、Ｉｌｏ・・・入出力端子、ＷＥ−・・読
出し書込み制御信号端子、Ｓ・・・外部入力アドレスと
２次アドレスの選択制御信号端子、ＡＤ・・・アドレス
入力端子、Ｆ・・・読出しデータがポイントであること
を示すフラグ端子。

Claims (1)

【特許請求の範囲】
1. ポインタを記憶したメモリセルアレイと、前記メモリセ
   ルアレイにスイッチング回路を介して接続される入出力
   バスと、前記入出力バスに接続され且つ読出し中のデー
   タのうちポインタを保持するアドレス保持回路と、外部
   アドレスおよび前記保持回路で保持したポインタによる
   ２次アドレスを外部選択制御信号に基づき切替えるマル
   チプレクサとを含み、前記ポインタをアドレスとして再
   入力することを特徴とする半導体記憶装置。