JPH0522318B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に関し、さらに詳し
くは、高速パイプラインアクセス機能を持つ改良
されたMOSランダムアクセスダイナミツク読出
し／書込みメモリに関する。

〔従来の技術〕

コンピユータの為のメモリ装置で最も広範に使
用されるメモリの１つにマツクアレクサンダー、
ホワイト及びラオに発行され、テキサス・インス
ツルメンツに譲渡された米国特許第4239993号に
示される形式のMOSダイナミツクRAMがある。
64ビツトの規模で現在市販され入手可能なこれら
の装置は150ナノ秒以下の読出しアクセス時間を
持つ。一般にメモリアクセス時間はCPUの為の
持ち状況を作らないように選択される。もつと高
速の装置を必要とする時は、55ナノ秒以下の読出
しアクセス時間を持つスタテイツクRAM装置が
使用されるがこれらの装置は、コストがずつと高
くなり電力消費がずつと大きい。

〔発明が解決しようとする課題〕

CPUの操作では、主要プログラムは、次の連
続するアドレスによつてアクセスされることが最
も多いことが統計による分析で明らかにされてい
る。分岐割込み及びその他これと同様の命令は連
続するシーケンス内のアドレスにはないがこれら
は、プログラム取出しの低い割合でしか起こるこ
とはない。システムはいつも次にくるアドレスを
アクセスされるという理論に基づいて開発されて
いるのでプロセツサは自動的に次のアドレスをと
りだすように構成されこのデータはもし必要な場
合は、使用することができるし、不要ならば捨て
られてしまう。

本発明の主たる目的は、高速ランダムアクセス
メモリ特に命令先取出し（予め命令を取り出す）
理論で動作するメモリに関する。他の目的は、チ
ツプ外回路を最小限にして高速パイプラインアク
セス機能を備えた半導体メモリ装置を提供するこ
とである。また他の目的は、デジタルプロセツサ
システム内のメモリのパイプライン又は連続して
次々とアドレスを指定する改良方法を提供するこ
とである。

〔課題を解決するための手段と作用（および効果）〕

本発明の実施例に従うと、半導体メモリ装置は
アドレス入力端子からロードされるチツプ内自動
インクリメントカウンタを有しているので入力し
てくるアドレス又は１づつインクリメントされる
最新のアドレスのいずれかを使つてメモリセルア
レイはアクセスされる。またインクリメントされ
た最新のアドレスはラツチ内で保持される。コン
ピユータは、現在のアドレス及びインクリメント
された最新のアドレスを受けとり、これらが一致
すればデータ出力は、直ちに使用可能になる。読
出しサイクルの後はアレイは常にインクリメント
された最新アドレスを使つてアクセスされるので
CPUから他の命令取り出しが開始されればデー
タは既にデータ出力ラツチ内に入つていて見掛け
アクセス時間は、メモリアレイのアクセス時間よ
りずつと短縮される。

〔実施例（および効果）〕

第１図を参照すると、本発明に従つて構成したメ
モリ装置１０が図示されている。装置１０は、マ
クアレクサンダー ホワイト ラオに発行し、テ
キサス・インスツルメンツ社に譲渡された米国特
許第4239993号に示す形式のワントランジスタダ
イナミツクメモリアレイ１１を含むVLSIチツプ
である。この実施例では、アレイ１１は、2²⁰又
は、1048576個のセルを含む「１メガビツト」の
規模である。セルアレイは1024行のセル及び1024
列のセルを一般的に含むがもつと小さなブロツク
に区分されるので与えられた列線上のセルの数は
ビツト線の容量に対し適当な比率の蓄積容量を供
給することができる程度の数に減少される。行及
び列デコーダ１２，１３は、回線１４上で20ビツ
トのアドレスを受けとり１つのセルを選択し、又
は、このような構成の代わりにアレイは、単一ビ
ツトのかわりに「×４」又は「×８」出力を発生
するようにしてもよい。この場合それに応じてア
ドレスは、20ビツト以下になる。従来形式のデー
タ入力／出力回路が線１５によつて列線デコーダ
を介してアレイ１０に接続される。この回路は、
端子１７及び１８に接続されるＩ／Ｏラツチ１６
を有している。ここには、入力と出力端子が別々
に示されているが単一のＩ／Ｏ端子を使用するこ
ともでき、当然ながら×４又は×８の装置は、４
つ又は８つの端子を持つことになる。読出し／書
込みＲ／又は制御端子は、従来通り読出し又
は書込み操作を選択する。

装置へのアドレス入力はA0−A19アドレスビ
ツトの為の20の端子２０を有していてこれらの端
子は、例えば米国特許第4288706号に開示される
20のアドレスバツフア２１に接続される。バツフ
ア２１の出力は線２２によつて20ビツトカウンタ
回路２３に接続され（通過される）。この回路２
３は、例えば米国特許第3991305号又は4027618号
に示される形式で構成される。この回路２３は、
制御が発生する時に線２２から20段に20ビ
ツトのアドレスをロードする機能を行い、読出し
アクセスの後で内容を１づつインクリメントする
機能も行つている。カウンタ２３の内容は、線２
５によつて20ビツトラツチ２４内にロードされ
る。これによつてインクリメントされた計数は後
でラツチ２４から線２６を介しカウンタ２３内へ
戻す為にラツチ内に保持される。カウンタ２３の
出力も、線２７によつてデコーダ入力１４に接続
されるのでがアクテイブにされる時アレイ
１１のアクセスに使用されるアドレスは入力２０
にありこれもカウンタ２３のまだインクリメント
されないままの内容である。である入力ピ
ン２０からロードされた新しいアドレスがラツチ
２４に保持されているインクリメントされた前の
計数と一致する場合、ラツチ１６内のデータは後
で説明する通り出力１８へと移動しインクリメン
トされた新しいアドレス及びラツチ１６内に保持
されているこのデータを使つてアレイ１１からの
命令取出しが行なわれる。書込み操作は通常一連
のシーケンス以外の操作であるので先に読出され
たアドレスはラツチ２４から線２６を通つてカウ
ンタ２３内へともどされる。カウンタ２３は、テ
キサス・インスツルメンツに譲渡された米国特許
第4027618号、第4344157号及び第4333167号に開
示される技術に従つてリフレツシユ操作を行う為
ピン２０からロードされた最初のアドレスからイ
ンクレメントしてゆく機能を行つている。リフレ
ツシユ操作を開始する為に端子はアクテイ
ブローとなる。

カウンタ２３の出力は、論理比較回路として働
く20ビツト排他的NOR回路２９の１つの入力２
８に接続される。他の入力３０はラツチ２４の出
力から接続される。故に、ラツチ２４内に保持さ
れているインクレメントされた最新のアドレス
は、（カウンタ２３の内容である）入力してくる
アドレスと比較することが可能でこれによつて２
つのアドレスが一致していることを示す出力３１
を発生する。この出力は、論理回路３２の１つの
入力に接続される。この回路３２は、チツプ選択
CS及びアドレスラツチイネイブル入力も受
けとつている。回路３２は、出力３３をレデイ
RDY端子に発生する。

本発明に従うと、読出し操作に対しては、第１
図の装置は（比較回路２９によつて）自動的に
（１だけインクリメントされた）前の命令取出し
アドレスと現在要求中のアドレスとを比較する。
２つの比較を行うとレデイ線はアクテイブ
にされ、アレイ１１からのこの命令取出しは前の
命令取出しが終わると既に完了しているのでデー
タは前もつて出力１８上に出力されている。新し
く一連のシーケンス以外のアドレスが呼びだされ
た時のみが発生する時に読出しアクセスを
全く最初から始めなくてはならない。

第２図を参照すると、RAMアレイ１１を示す
典型的な回路が図示されている。アレイは行アド
レスデコーダ１２の出力である行アドレス線３６
と、センス増幅器１９の入力に接続される列（又
はビツト）線３７を有している。ワントランジス
タ型ダイナミツクセル３８は、各の行及び列線の
交差点にある。ダミーセルの行が標準の技術での
実装通り中に構成される。各々のセンス増幅器１
９は、クロツクφsが印加される時に導通するク
ロスカツプルドラツチであつてこれらの双安定ラ
ツチの共通ノードを接地に接続する。ロード及び
プレチヤージ装置は、米国特許第4071801号又は
第4239993号で示す通りに使用される。の後
でクロツクφxが高電位になると行線３６のうち
の選択された一本が高電位となり遅延期間の後に
φsが低電位となる。次に読出しの為選択された
列線はφyが高電位になるとＹデコーダ１３及び
線１５を少しラツチ１６に接続されるがラツチ１
６からピン１８に接続される出力は、クロツク
φqが印加されるまで発生しない。アレイ１１自
体の読出しアクセス時間は、ラツチ１６内で有効
データが得られるまでアドレスが線１４から受け
とられデコーダ１２内へ入力されるφxから要す
る時間である。

第３図を参照すると、第１図の装置のアドレス
回路がさらに詳しく図示されている。カウンタ２
３は全く同一の20段２３ａから構成され、これら
は各々、クロツクカツプリング及びフイードバツ
クトランジスタを持つ一対のダイナミツクインバ
ータから成る。カウンタ段２３ａへの１つの入力
はトランジスタ２３ｂによつて接続される。この
トランジスタ２３ｂはゲートにクロツクφaが印
加される。このクロツクはによつて作りだ
されるクロツクであるのでが発生しが高
電位にある時はいつでも線２２上のアドレスはカ
ウンタ内にロードされる。インクリメント機能
は、従来形式のフイードバツク回路２３ｃによつ
て行われる。フイードバツク回路２３ｃは、読出
しアクセス又はリフレツシユの為にが高電
位になつた後でφincが印加された時にLSBをト
グルし（他方の状態に切り換える）、また前のビ
ツトが全て１になれば各々の桁上げビツトをトグ
ルする。この目的の為、論理回路２３ｃは各々の
ビツトから出力２３ｄを受けとり各々のビツトに
接続する入力２３ｅを持つ。同様にラツチ２４
は、クロツク転送を行う２つのダイナミツクイン
バータを含む20段から構成される。これらの段２
４ａは、クロツクφbによつて制御されトランジ
スタ２４ｈを介しカウンタの出力２３ｄからロー
ドされ、段２４ａの内容はクロツクφcによつて
制御されるトランジスタ２４ｃによつてカウンタ
の段２３ａ内にロードされる。各々の段２４ａの
出力は、線３０によつて比較回路２９に接続さ
れ、入力２２も線２８によつて比較回路２９に接
続される。線２２上の入力アドレス又はインクリ
メントした後のカウンタ段の出力が比較が一致す
るか否かで即ち、比較回路出力３３が読出しを発
生させるか否かに基づきクロツクφd又はクロツ
クφeのいずれが印加されるかに従いそれぞれト
ランジスタ１４ａ又は１４ｂによつてデコーダの
入力１４に接続される。

第４図のタイミング表を参照すると、アドレス
ラツチイネイブルコマンドがアクテイブロ
ーになる読出し操作では、ピン２０上のアドレス
は一定でなければならない。この入力アドレスは
φaが印加されることによつて線２２によつてカ
ウンタ２３内にロードされる。図で示した時間に
比較回路２９及び回路３２において比較操作が行
われるようになるので入力してくるアドレスとラ
ツチ２４内のアドレス（１つだけインクリメント
されたアドレス）とが一致する場合、チツプが
CSによつて選択されていればラツチ１６内のデ
ータは時間φqに於て出力１８に位置する。一致
していなければφd，φx，φs及びφvを含むアレイ
アクセスの為の時間を間にはさまなければならな
い。いずれの場合でもアレイのアクセスは、デー
タが出力された後で実行されるので次の読出しが
連続するアドレスであればデータは既に用意され
ている。

第５図を参照すると、第１図及び第３図の装置
を使うマイクロプロセツサシステムが示されてい
る。メモリチツプ１０は、アドレスバス５１によ
つてマイクロプロセツサ５０に接続されるアドレ
ス端子２０を有し、データ端子１７及び１８は、
データバス５２によつてマイクロプロセツサ５０
に接続されマイクロプロセツサ５０から与えられ
る制御信号（通常はDEN−，MEN−等である）
が必要とする場合は、従来通りのラツチやその他
同様の回路に接続される。装置１０は、第１図に
示す１メガビツト「×１」である場合、16ビツト
のマイクロプロセツサシステムの構成にはデータ
バス５２に並列に１６個の装置が接続されること
を覚えておいてほしい。装置１０の制御端子
（ ）は、制御バス
５３を介し、マイクロプロセツサ５０に接続さ
れ、この内、チツプ選択は通常高レベルのア
ドレスビツトによつてマイクロプロセツサ外部で
発生されることがわかつている。例えば、通常の
論理アドレス範囲は24ビツトであるのでメモリチ
ツプの選択の為にを発生する為、４ビツトが
使用される。同様に、リフレツシユ制御
は、チツプ外で発生される。

プロセツサ５０は、ALU５５、レジスタフア
イル５６及び制御デコーダ回路５８を持つ命令レ
ジスタ５７を有し命令レジスタ内の命令に基づい
て操作を規定する為の命令信号を発生する。プロ
グラムカウンタ５９には次の命令のアドレスがあ
り、このアドレスは、アドレスパス５１によつて
送り出されメモリ１０から次の命令を取りだしデ
ータバス５２によつて再び命令レジスタ５７へと
送り戻される。プログラムカウンタは命令取出し
ごとにインクリメントされて次の命令のアドレス
を発生するが分岐、ベクトル割込み又はその他の
連続するシーケンス以外の命令取出しの場合には
インクリメントされたアドレスは、使用されな
い。次の命令はサイクルの80％を占めるシーケン
ス内の命令であるという仮定に基づいてインクリ
メントされたプログラムカウンタのアドレスを自
動的に転送し、このアドレス指定された命令を受
けとり、もし必要な場合には命令レジスタ５７内
にロードする為にこの命令を待ち行列にして記憶
するパイプライン先命令取出しを用いるプロセツ
サが開発された。たとえこのようなパイプライン
構成の命令を多数使用しなくても、この方法によ
つて平均の実行時間が短縮されることがわかつて
いる。しかしながらプロセツサのアクセス時間を
短縮する時間には、それでもやはり、メモリのア
クセス時間が限界をつくる要素となつてしまう。
従つて第１図を参照して説明した通り装置１０に
於ても先命令取りだし又はパイプライン構成にす
ることによつて全体の実行速度はさらに向上され
る。当然、装置１０は、プロセツサ５０自体にお
いて命令がパイプライン構成となつていないシス
テムでも有効に利用できる。

第６図は、第１から第３図の装置を構成する方
法の１例を示す論理流れ図である。この操作を行
う一連の命令を実行させる為の特定の論理回路構
成は標準のゲートから選択され、当業者に入手可
能なシーケンサ、プログラム可能論理アレイ又は
その他の装置から選択される。クロツク遅延は、
テキサス・インストルメンツに譲渡されているゲ
イ ホソその他に発行した米国特許第4239991号
のような遅延回路を使うクロツク発生回路３４で
発生される。論理機能を実行する第１図から第３
図の構成部分は、第１図から第３図で示した参照
番号をカツコ付きで付されている。

ダイナミツク読出し／書込みメモリを参照して
説明してきたがパイプライン構成という考え方は
データアドレススペースだけでなくプログラムア
ドレススペースにも同様に有効に利用できるので
本発明の特徴は、特にROM又はEPROMに対し
ても有効である。しかしながらこの図ではダイナ
ミツクRAMがプログラムコードの主要ソースと
して用いられていて、この場合、RAMは、ブー
トROMからロードされるか又はデイスクからロ
ードされるブロツクである。また、CPUがプロ
グラムスペースから遠く離れたアドレスブロツク
に位置されることはしばしばあるので、読出し又
は書込みアドレスがプログラムアドレススペース
を持つチツプに対する（チツプ選択）はアク
テイブではない。故に、データ書込み操作及び連
続するシーケンス以外のデータ読出しは、プログ
ラムメモリを持つ装置１０の動作に影響する。

上述のような影響を受けるメモリ装置は、別々
の集積回路から構成されるように図示されている
が、第１から第３図のメモリとそのアドレス回路
との構成を第５図のマイクロプロセツサ５０とし
て同一の半導体チツプ上に配置することもできる
ことは明らかである。

本発明は、ここで説明に使う実施例に関し説明
してきたがこの説明は限定を意図して書かれたも
のではない。ここで示した実施例の種々の変形と
同様に本発明の他の実施例もこの説明を参考にす
れば当業者には明らかである。故に、添付特許請
求の範囲は、本発明の真の主旨の中に含まれるあ
らゆる変形及び実施例を包含するものと考える。

以上の説明に関連してさらに以下の項を開示す
る。

(1) メモリセルアレイと、 読出しアドレスに基づきアレイから選択され
たデータを読出しデータラツチ内に上記データ
を記憶するアクセス手段と、 カウンタをインクリメントするカウンタに付
属する手段を有するカウンタと、 装置の為の入力アドレズ端子と、 比較回路と、 上記端子から上記カウンタ、上記アクセス手
段及び上記比較回路の一方の入力にアドレスを
与える接続手段と、 カウンタのインクリメントされた内容を受け
とる為に接続される入力と比較回路の入力に接
続される出力とを有するアドレスラツチと、 比較回路の出力に応答して上記アクセス手段
又は上記データラツチのいずれかをアクテイブ
にする手段と、 を有するメモリ装置。

(2) 上記装置においてアクセス手段がデコーダ手
段及び複数の増幅器を持つ第１項の装置。

(3) 上記装置においてアレイがダイナミツクワン
トランジスタ型メモリセルの行列を含み、アク
セス手段が列デコーダ手段と行デコーダ手段と
を含む第１項の装置。

(4) 単一の集積半導体ユニツトとして構成される
第３項の装置。

(5) メモリセルのアレイと、外部手段に接続する
為に装置に与えられるアドレス入力と、外部バ
ス手段に接続する為装置に接続するデータ出力
と、アレイの出力を上記データ出力に接続する
データラツチと、制御信号の転送の為、外部制
御線と接続する為の装置の制御端子と、上記ア
ドレス入力をアレイに接続する装置内のアドレ
ス手段とを有するメモリ装置において、 上記アドレス手段が、 カウンタをインクリメントする手段を持ち上
記アドレス入力に接続される入力を持つカンタ
と、 第１及び第２の入力と比較出力を持ち、上記
第１の入力はカウンタから与えられるインクリ
メントされた出力を受けとる為に接続される比
較回路と、 カウンタのインクリメントされた出力を受け
とる為に接続されるアドレスラツチであつて上
記アドレスラツチの出力は、比較回路の第２の
入力に接続される上記アドレスラツチと、 上記データ出力に有効データが存在すること
を示す上記制御端子の１つに接続される制御出
力と、 上記比較出力に応答しデータラツチ及び制御
出力をアクテイブにする手段とを有する上記メ
モリ装置。

(6) 上記装置において、メモリ装置のアレイがダ
イナミツクワントランジスタ型メモリセルであ
つて、メモリ装置は単一の半導体集積回路であ
る第５項の装置。

(7) 上記装置において、アドレスラツチの出力が
カウンタの入力に接続される第５項の装置。

(8) 上記装置において制御線上の上記信号の１つ
がプロセツサ手段からメモリ装置に与えるイネ
イブル信号であつて、上記比較回路がイネイブ
ル信号を受けとることによつてのみ動作する第
５項の装置。

(9) 上記装置において上記イネイブル信号を受け
とる前に、データラツチはカウンタから与えら
れるインクリメントされた出力でアレイをアド
レス指定することによつて得たアレイから与え
られたデータを含む第８項の装置。

(10) アドレス及びデータバス手段と制御線を持
ち、 上記制御線上の信号の制御を受けて上記バス
手段にアドレスを転送し、上記バス手段からダ
ータを受け取る機能を行うプロセツサ手段と、
メモリセルのアレイを有するメモリ装置と、上
記バス手段に接続される装置へのアドレス入力
と、上記バス手段に接続される装置からのデー
タ出力と、アレイの出力を上記データ出力に接
続するデータラツチと、上記制御線に接続され
る装置に対する制御端子と、上記アドレスをア
レイに接続する装置内のアドレス手段とを持つ
プロセツサ手段において、上記アドレス手段
が、 上記アドレス入力に接続される入力を持ちカ
ウンタをインクリメントする手段を加えたカウ
ンタと、 第１及び第２の入力と比較出力を持ち、第１
の入力はカウンタからのインクリメントされた
出力を受けとるように接続される比較回路と、 カウンタのインクリメントされた出力を受け
とるように接続されるアドレスラツチであつて
上記アドレスラツチの出力は比較回路の第２の
入力に接続する上記アドレスラツチと、 有効データが上記データ出力に存在すること
を示す為に上記制御端子の１つに接続する制御
出力と、 上記比較出力に応答しデータラツチと制御出
力をアクテイブにする手段と、 を有する上記プロセツサ手段を含むプロセツサ
システム。

(11) 上記システムにおいてメモリ装置のアレイ
は、ダイナミツクワントランジスタ型メモリセ
ルのアレイであつてメモリ装置は単一の半導体
集積回路に構成される第10項のシステム。

(12) 上記システムにおいてアドレスラツチの出力
は、カウンタの入力に接続される第10項のシス
テム。

(13) 上記システムにおいて、制御線上の信号の１
つがプロセツサ手段からメモリ装置に接続され
るイネイブル信号であつて上記比較回路は、イ
ネイブル信号を受けとることによつてのみ動作
する第10項のシステム。

(14) 上記システムにおいて、上記イネイブル信号
を受けとる前にデータラツチは、カウンタから
与えられる上記インクリメントされた出力から
得たアレイからのデータを含む第13項のシステ
ム。

(15) 上記システムにおいて、上記イネイブル信号
がもはや存在しなくなつた後でカウンタはイン
クリメントされ、インクリメントされたカウン
タ出力でアレイをアドレス指定することに基づ
きアレイからのデータがデータラツチにロード
される第14項のシステム。

【図面の簡単な説明】

第１図は、マイクロコンピユータシステム内で
本発明の特徴を使用する半導体メモリ装置を示す
電気的概略図である。第２図は、第１図のシステ
ム内で使用されるメモリアレイを詳細に示す回路
図である。第３図は、第１図のアドレス回路を詳
細に示す回路図である。第４図は、第１から第３
図の装置の動作に関する電圧又は事象を時間に対
し示した表である。第５図は、第１図の装置を使
うプロセツサシステムのブロツク図である。第６
図は、第１から第３図の装置の操作を示す論理流
れ図である。

Claims (1)

1. 【特許請求の範囲】 １ メモリ装置であつて、 メモリセルアレイと、 読出しアドレスに基づきアレイから選択された
   データを読出しデータラツチ内に前記データを記
   憶するアクセス手段と、 前記データラツチに記憶されたデータを出力端
   子に供給する供給手段と、 装置の為の入力アドレス端子と、 カウンタをインクリメントする手段を有し、イ
   ンクリメントされたアドレスを提供するカウンタ
   であつて、外部データアクセス信号に応答し前記
   データが前記アクセス手段によつてアクセスされ
   ている間インクリメントされている前記カウンタ
   と、 を備え、 前記データラツチに格納されたデータを出力端
   子に供給する前記供給手段によつて前記データが
   前記出力端子に供給された後、前記アクセス手段
   は前記カウンタによつて供給されたインクリメン
   トされたアドレスに対応するインクリメントデー
   タを記憶し、 前記メモリ装置は更に、 前記入力アドレス端子上に与えられたアドレス
   を前記カウンタによつて与えられた前記インクリ
   メントされたアドレスと比較する比較器と、 前記入力アドレス端子からの入力アドレスを前
   記カウンタ、前記アクセス手段及び前記比較器の
   一方の入力に印加する接続手段と、 を備え、 次の外部データアクセス信号が受信されたと
   き、もし前記アドレス入力端子に与えられた前記
   アドレスが前記インクリメントされたアドレスに
   一致するなら、前記供給手段が前記インクリメン
   トデータを前記出力端子に供給するか、又は、前
   記アクセス手段が、前記入力端子に与えられた前
   記アドレスに対応する前記データを前記データラ
   ツチに与え、かつ、前記供給手段が、前記入力端
   子に与えられた前記アドレスに対応する、前記デ
   ータラツチに格納されているデータを、前記出力
   端子に供給する、 ことを特徴とするメモリ装置。 ２ 特許請求の範囲第１項記載のメモリ装置であ
   つて、前記インクリメントされたアドレスが前記
   入力端子に供給された前記アドレスと一致しない
   とき、前記入力端子に与えられた前記アドレスが
   前記カウンタに格納されることを特徴とするメモ
   リ装置。