JPH0334197A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0334197A JPH0334197A JP1167805A JP16780589A JPH0334197A JP H0334197 A JPH0334197 A JP H0334197A JP 1167805 A JP1167805 A JP 1167805A JP 16780589 A JP16780589 A JP 16780589A JP H0334197 A JPH0334197 A JP H0334197A
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- mosfet
- mosfets
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（＊業上の利用分野」
この発明は参導体集積回路、ｔ装置の出力バッファ回路
に関するものである。 〔従来の技術］ 第４図は従来の半導体集積回路装置の出力バッファ回路
の回路図で、図において、（１）は出力端子と電！＋１
１ （Ｖｃｃ）に接続されたＰチャネ／Ｉ／ＭＯＳＦＥ
Ｔ、（３）は出力端子と接地（ＧＮＤ）間に接続された
ＮチャネルＭＯ８ＦＥＴ 、 （５）はＰチャネルＭＯ
８ＦＥＴ１１）を駆動するＮＡＮＤゲー） 、 ＋７）
はＮチャネルＭＯ８ＦＥＴ１３）を駆動するＮＯＲゲー
トである。 次に動作についてＥＰＲＯＭを用いて脱明する。 ＥＦＲＯＭは通常の読み出しはＶｃｃ＝５Ｖで出力制御
信号であるｏｅ及びｏｅ倍信号それぞれ’Ｈ’ 、 ’
Ｌ’とすると、内部データ信号が甘の時ＮＡＮＤゲート
（５）の出力は４Ｌ＃になり、ＮＯＲゲート（７）の出
力も４Ｌ＃となるのでＰチャネルＭＯ８ＦＥＴ１１）は
導通し、ＮチャネルＭＯ８ＦＥＴ１３）は非導通となり
出力端子には唄砂が現われる。また、内部データ信号が
４１Ｌ＃の時ＮＡＮＤゲート（５）の出力は市になり、
ＮＯＲゲート（７）の出力も１ＷとなるのでＰチャネル
ＭＯ８ＦＥＴ １１）は非導通となり、ＮチャネルＭＯ
３ＦＥＴ＋３１は導通となり出力端子には％Ｌ＃が現わ
れる。そして、出力制御信号であるｏｅ及びｏｅがそれ
ぞれ４Ｌ＃♂Ｗの時には内部データ信号が’Ｈ＃ 、
’Ｌ’のいずれでもＮＡＮＤゲート（５）の出力は唄’
、ＮＯＲゲート（７）の出力は４Ｌ＃となるので、Ｐチ
ャネルＭＯ８ＦＥＴＩＩ）とＮチャネルＭＯ８ＦＥＴ１
３１は共に非導通になり、出力端子はフローティング状
態、即ち高インピーダンス状態になる。ＥＰＲＯＭは上
記の出力バッファ回路が８個または１６個あり、通常の
Ｖｃｃ＝５Ｖ動作時には全ての出力バッファ回路が安定
に高速動作する必要がある。 また、内部ｄａｔａ信号はセンスアンプによって判定さ
れた’Ｌ’、”Ｆ（’の信号であるが、アドレスが変化
したセンスアンプにおいて玉しいデータをセンスし出力
するまでの期間に無効データを出力することがあり、こ
れが出力パフ７１回路でのノイズ源となった。センスア
ンプは高速−動作を実現するために電位の微小変動を検
出するように構Ｆｆ１．されているので、ノイズによっ
て誤動作する恐れがある。 しかも出力バッファ回路は出力信号により別デバイスを
ドライブさせなければならないためトランジスタサイズ
も大きくなり、このため出力バッファ回路動作時の出力
充放電電流、貢通電流などにより大きなスイッチングノ
イズが発生する。 〔発明が解決しようとする課題］ 従来のＥＰＲＯＭの出力バッファ回路は以上のように構
成されていたので、アドレス変化後の正しいデータをセ
ンスするまでの期間に無効データが出力され、これが出
力バッファ回路でのスイッチングノイズとなり、センス
アンプの安定動作をさまたげ、ざらにはアクセスタイム
を遅らせてるという問題点を有していた。 この発明は上記のような問題点を解消するためになされ
たもので、アドレス変化後の出力バツフア四路でのスイ
ッチングノイズを砿少させ、安定した動作のａＩ能なＥ
ＰＲＯＭの出力バッファ回路を得ることを目的とする。 〔課題を解決するための手段］ この発明に係るＥ Ｐ ＲＯＭの出力バッファ回路は出
力端子と電源間のＭＯＳＦＥＴを２分割して第１及び第
２のＭＯＳＦＥＴとし、出力端子と接地間のＭＯＳＦＥ
Ｔも２沖割して第３及び第４のＭＯＳＦＥＴとし、アド
レス変化後のセンスアンプ動作期間は分割された１方の
ＭＯＳＦＥＴのみを動作させ、センスアンプによるデー
タ判定後は分割５れた両方のＭＯＳＦＥＴを動作させる
ようにしたものである。
に関するものである。 〔従来の技術］ 第４図は従来の半導体集積回路装置の出力バッファ回路
の回路図で、図において、（１）は出力端子と電！＋１
１ （Ｖｃｃ）に接続されたＰチャネ／Ｉ／ＭＯＳＦＥ
Ｔ、（３）は出力端子と接地（ＧＮＤ）間に接続された
ＮチャネルＭＯ８ＦＥＴ 、 （５）はＰチャネルＭＯ
８ＦＥＴ１１）を駆動するＮＡＮＤゲー） 、 ＋７）
はＮチャネルＭＯ８ＦＥＴ１３）を駆動するＮＯＲゲー
トである。 次に動作についてＥＰＲＯＭを用いて脱明する。 ＥＦＲＯＭは通常の読み出しはＶｃｃ＝５Ｖで出力制御
信号であるｏｅ及びｏｅ倍信号それぞれ’Ｈ’ 、 ’
Ｌ’とすると、内部データ信号が甘の時ＮＡＮＤゲート
（５）の出力は４Ｌ＃になり、ＮＯＲゲート（７）の出
力も４Ｌ＃となるのでＰチャネルＭＯ８ＦＥＴ１１）は
導通し、ＮチャネルＭＯ８ＦＥＴ１３）は非導通となり
出力端子には唄砂が現われる。また、内部データ信号が
４１Ｌ＃の時ＮＡＮＤゲート（５）の出力は市になり、
ＮＯＲゲート（７）の出力も１ＷとなるのでＰチャネル
ＭＯ８ＦＥＴ １１）は非導通となり、ＮチャネルＭＯ
３ＦＥＴ＋３１は導通となり出力端子には％Ｌ＃が現わ
れる。そして、出力制御信号であるｏｅ及びｏｅがそれ
ぞれ４Ｌ＃♂Ｗの時には内部データ信号が’Ｈ＃ 、
’Ｌ’のいずれでもＮＡＮＤゲート（５）の出力は唄’
、ＮＯＲゲート（７）の出力は４Ｌ＃となるので、Ｐチ
ャネルＭＯ８ＦＥＴＩＩ）とＮチャネルＭＯ８ＦＥＴ１
３１は共に非導通になり、出力端子はフローティング状
態、即ち高インピーダンス状態になる。ＥＰＲＯＭは上
記の出力バッファ回路が８個または１６個あり、通常の
Ｖｃｃ＝５Ｖ動作時には全ての出力バッファ回路が安定
に高速動作する必要がある。 また、内部ｄａｔａ信号はセンスアンプによって判定さ
れた’Ｌ’、”Ｆ（’の信号であるが、アドレスが変化
したセンスアンプにおいて玉しいデータをセンスし出力
するまでの期間に無効データを出力することがあり、こ
れが出力パフ７１回路でのノイズ源となった。センスア
ンプは高速−動作を実現するために電位の微小変動を検
出するように構Ｆｆ１．されているので、ノイズによっ
て誤動作する恐れがある。 しかも出力バッファ回路は出力信号により別デバイスを
ドライブさせなければならないためトランジスタサイズ
も大きくなり、このため出力バッファ回路動作時の出力
充放電電流、貢通電流などにより大きなスイッチングノ
イズが発生する。 〔発明が解決しようとする課題］ 従来のＥＰＲＯＭの出力バッファ回路は以上のように構
成されていたので、アドレス変化後の正しいデータをセ
ンスするまでの期間に無効データが出力され、これが出
力バッファ回路でのスイッチングノイズとなり、センス
アンプの安定動作をさまたげ、ざらにはアクセスタイム
を遅らせてるという問題点を有していた。 この発明は上記のような問題点を解消するためになされ
たもので、アドレス変化後の出力バツフア四路でのスイ
ッチングノイズを砿少させ、安定した動作のａＩ能なＥ
ＰＲＯＭの出力バッファ回路を得ることを目的とする。 〔課題を解決するための手段］ この発明に係るＥ Ｐ ＲＯＭの出力バッファ回路は出
力端子と電源間のＭＯＳＦＥＴを２分割して第１及び第
２のＭＯＳＦＥＴとし、出力端子と接地間のＭＯＳＦＥ
Ｔも２沖割して第３及び第４のＭＯＳＦＥＴとし、アド
レス変化後のセンスアンプ動作期間は分割された１方の
ＭＯＳＦＥＴのみを動作させ、センスアンプによるデー
タ判定後は分割５れた両方のＭＯＳＦＥＴを動作させる
ようにしたものである。
この発明における出力バッファ回路は、アドレス変化後
のセンスアンプ動作期間時には出力バッファのサイズを
手分にすることによって能力を参減させ、出力バッファ
におけるスイッチングノイズを軽減する。 〔実施例１ 以ド、この発明の一実施例を図について説明する。第１
図において、１１）及び（２）は出力端子と電源（Ｖｃ
ｃ）間に接続された第１及び第２のＭＯＳＦＥＴ、＋３
：及び＋４）は出力端子と接地（ＧＮＤ）間に接続され
た第３及び第４のＭＯＳＦＥＴ、１５） 、 １６）は
それぞれＭＯ８ＦＥＴ１１）および（２）を駆動するＮ
ＡＮＤゲート、１７） 、 ＋８１はそれぞれＭＯ３Ｆ
ＥＴ１３１ 、１４３を＠劫するＮＯＲゲートで路の出
力である。また、第２図は第１図におけるＡＴＤＴ路と
アドレスバッファ部の一実施例を示す回路図で、図中、
Ａｉは外部アドレス信号、ｃｅ はチップイネーブル信
号、ａｔ、ａｉは内部アドレス信号、ＡＴＤＴ路は内部
アドレス信号ａｔを入力信号とし、ａｔｄ 、 ａｔｄ
を出力信号としている。 次に動作について説明する。 第２図に示すＡＴＤＴ路は外部アドレス信号Ａｉの入力
により、第３図に示す様なａｔｄ 、 ａｔｄ信号を出
力する。すなわち、外部アドレス信号Ａｉの変化後ａｔ
ｄ信号は時ｔｖＵＴだけ市を出力し、ａｔｄ信号は時間
Ｔだけ１Ｌ＃を出力する。ここで時間Ｔはセンスアンプ
の動作期間である。 以上より第１図において通常の読み出し時、すなわらｏ
ｅ 、 ｏｅ倍信号それぞれ’）Ｆ 、 ’Ｌ’の時、
７１’レス信号変化後の時間Ｔのｌｌｊ ａｔｄ信号は
Ｍ？、ａｔｄ信号は１Ｌ＃となるので、ＮＡＮＤゲート
（６）は内部データ信号が市、 ’Ｌ”のいずれでも出
力は一〇となり、第２のＭＯＳＦＥＴは常に非導通とな
る。同様に、ＮＯＲゲート（８）は内部データ信号が°
’Ｈ’ 、 ’Ｌ”のいずれでも出力はｗＬ、＃となり
、第４のＭＯＳＦＥＴは常に非導通となる。一方、ａｔ
ｄ 、 ａｔｄ信号が入力していないＮＡＮＤゲート（
５）、ＮＯＲゲート（７）はそれぞれ′″Ｌ＃を出力し
、第１のＭＯＳＦＥＴＩＩＩは導通し、第３のＭＯＳ
Ｆ ＥＴ（３）は非導４となり、内部ｄａ ｔａ信号が
４Ｌ′の時は、ＮＡＮＤゲート（５）、ＮＯＲゲート（
７）はそれぞれ■′を出力し、＠１のＭＯＳＦＥＴＩＩ
）は非導通、第３のＭＯＳＦＥＴ（３）は導通となる。 このため時間Ｔの間に壌効データによる出力バッファ回
路の動作は第１及び第３のＭＯＳＦＥＴでしか行なわれ
ずこのため出力バッファ回路におけるスイッチングノイ
ズの発生は従来の＄沖となる。 また１時間Ｔ以後はａｔｄ信号は’Ｌ’、ａｔｄ信号は
ｊＦとなるので、ＮＡＮＤゲート＋６）はＮＡＮＤゲー
ト（５）と同一信号を出力し、ＮＯＲゲート（８）はＮ
ＯＲゲート（７）と同一信号を出力する。すなわち、内
部ｄａｔａ信号が″）Ｐの時は第１及び第２のＭＯＳＦ
ＥＴＩＩＩ 、 ｔ２＋が共に導通となり、第３及び第
４のＭＯＳＦＥＴ１３） 、 ＋４１が共に非導通とな
り出力端子には■ｔが現われる。内部ｄａｔａ信号が４
Ｌ＃の時は第１及び第２のＭＯＳＦＥＴＩＩＩ 、 １
２１が共に非導１勇となり、第３及び第４のＭｏ５ｐＥ
Ｔｔ３＋ 。 １４）が共に導通となり出力端子には４Ｌ夕が現れる。 以上の様に、センスアンプの動作開開である時＋４ Ｔ
の間はＭＯＳＦＥＴが手分しか動作していないので、出
力バッファ回路によるスイッチングノイズが軽減でき、
センスアンプの動作が安定化されアクセスタイムの遅れ
も防止できる。 なお、上記実施例ではＥＤＲＯＭの出力バッファ回路の
スイッチングノイズの場合について述べたが、この発明
は池のか導体楽壇回路装置においても同様の効果を奏す
る。 〔発明の効果） 以上のようにこの発明によれは、アドレス変化後のセン
スアンプ動作期間の出力バッファ回路の能力を手分にし
て行うようにしたので、出力バッファ回路でのスイッチ
ングノイズを軽減でき、安定した読み出し動作が可能な
ＥＤＲＯＭが得られる効果がある。
のセンスアンプ動作期間時には出力バッファのサイズを
手分にすることによって能力を参減させ、出力バッファ
におけるスイッチングノイズを軽減する。 〔実施例１ 以ド、この発明の一実施例を図について説明する。第１
図において、１１）及び（２）は出力端子と電源（Ｖｃ
ｃ）間に接続された第１及び第２のＭＯＳＦＥＴ、＋３
：及び＋４）は出力端子と接地（ＧＮＤ）間に接続され
た第３及び第４のＭＯＳＦＥＴ、１５） 、 １６）は
それぞれＭＯ８ＦＥＴ１１）および（２）を駆動するＮ
ＡＮＤゲート、１７） 、 ＋８１はそれぞれＭＯ３Ｆ
ＥＴ１３１ 、１４３を＠劫するＮＯＲゲートで路の出
力である。また、第２図は第１図におけるＡＴＤＴ路と
アドレスバッファ部の一実施例を示す回路図で、図中、
Ａｉは外部アドレス信号、ｃｅ はチップイネーブル信
号、ａｔ、ａｉは内部アドレス信号、ＡＴＤＴ路は内部
アドレス信号ａｔを入力信号とし、ａｔｄ 、 ａｔｄ
を出力信号としている。 次に動作について説明する。 第２図に示すＡＴＤＴ路は外部アドレス信号Ａｉの入力
により、第３図に示す様なａｔｄ 、 ａｔｄ信号を出
力する。すなわち、外部アドレス信号Ａｉの変化後ａｔ
ｄ信号は時ｔｖＵＴだけ市を出力し、ａｔｄ信号は時間
Ｔだけ１Ｌ＃を出力する。ここで時間Ｔはセンスアンプ
の動作期間である。 以上より第１図において通常の読み出し時、すなわらｏ
ｅ 、 ｏｅ倍信号それぞれ’）Ｆ 、 ’Ｌ’の時、
７１’レス信号変化後の時間Ｔのｌｌｊ ａｔｄ信号は
Ｍ？、ａｔｄ信号は１Ｌ＃となるので、ＮＡＮＤゲート
（６）は内部データ信号が市、 ’Ｌ”のいずれでも出
力は一〇となり、第２のＭＯＳＦＥＴは常に非導通とな
る。同様に、ＮＯＲゲート（８）は内部データ信号が°
’Ｈ’ 、 ’Ｌ”のいずれでも出力はｗＬ、＃となり
、第４のＭＯＳＦＥＴは常に非導通となる。一方、ａｔ
ｄ 、 ａｔｄ信号が入力していないＮＡＮＤゲート（
５）、ＮＯＲゲート（７）はそれぞれ′″Ｌ＃を出力し
、第１のＭＯＳＦＥＴＩＩＩは導通し、第３のＭＯＳ
Ｆ ＥＴ（３）は非導４となり、内部ｄａ ｔａ信号が
４Ｌ′の時は、ＮＡＮＤゲート（５）、ＮＯＲゲート（
７）はそれぞれ■′を出力し、＠１のＭＯＳＦＥＴＩＩ
）は非導通、第３のＭＯＳＦＥＴ（３）は導通となる。 このため時間Ｔの間に壌効データによる出力バッファ回
路の動作は第１及び第３のＭＯＳＦＥＴでしか行なわれ
ずこのため出力バッファ回路におけるスイッチングノイ
ズの発生は従来の＄沖となる。 また１時間Ｔ以後はａｔｄ信号は’Ｌ’、ａｔｄ信号は
ｊＦとなるので、ＮＡＮＤゲート＋６）はＮＡＮＤゲー
ト（５）と同一信号を出力し、ＮＯＲゲート（８）はＮ
ＯＲゲート（７）と同一信号を出力する。すなわち、内
部ｄａｔａ信号が″）Ｐの時は第１及び第２のＭＯＳＦ
ＥＴＩＩＩ 、 ｔ２＋が共に導通となり、第３及び第
４のＭＯＳＦＥＴ１３） 、 ＋４１が共に非導通とな
り出力端子には■ｔが現われる。内部ｄａｔａ信号が４
Ｌ＃の時は第１及び第２のＭＯＳＦＥＴＩＩＩ 、 １
２１が共に非導１勇となり、第３及び第４のＭｏ５ｐＥ
Ｔｔ３＋ 。 １４）が共に導通となり出力端子には４Ｌ夕が現れる。 以上の様に、センスアンプの動作開開である時＋４ Ｔ
の間はＭＯＳＦＥＴが手分しか動作していないので、出
力バッファ回路によるスイッチングノイズが軽減でき、
センスアンプの動作が安定化されアクセスタイムの遅れ
も防止できる。 なお、上記実施例ではＥＤＲＯＭの出力バッファ回路の
スイッチングノイズの場合について述べたが、この発明
は池のか導体楽壇回路装置においても同様の効果を奏す
る。 〔発明の効果） 以上のようにこの発明によれは、アドレス変化後のセン
スアンプ動作期間の出力バッファ回路の能力を手分にし
て行うようにしたので、出力バッファ回路でのスイッチ
ングノイズを軽減でき、安定した読み出し動作が可能な
ＥＤＲＯＭが得られる効果がある。
第１図はこの発明の一実施例を示すや導体楽壇回路ｆ！
冑の出力バッファ回路の回路図、第２図は第１図におけ
るＡＴＤＴ号を発生する回路ブロック図、第３図は第２
図の外部アドレス信号とａｔｄ 。 ａｔｄ信号、データ出力の波形図、第４図は従来の半導
体集積回路装置の出力バッファ回路の回路図である。 図において、（１）は第１のＭＯＳＦＥＴ、 （２）は
第２のＭＯＳＦＥＴ、１３）は第３ （７） ＭＯＳＦ
ＥＴ、１４）は第４のＭＯＳＦＥＴ、 ＋５）と１６）
はＮＡＮＤゲー）＋７１と（８）はＮＯＲゲートを示す
。 なお、図中、同一符号は同一 Ｘは相当部分を示す。
冑の出力バッファ回路の回路図、第２図は第１図におけ
るＡＴＤＴ号を発生する回路ブロック図、第３図は第２
図の外部アドレス信号とａｔｄ 。 ａｔｄ信号、データ出力の波形図、第４図は従来の半導
体集積回路装置の出力バッファ回路の回路図である。 図において、（１）は第１のＭＯＳＦＥＴ、 （２）は
第２のＭＯＳＦＥＴ、１３）は第３ （７） ＭＯＳＦ
ＥＴ、１４）は第４のＭＯＳＦＥＴ、 ＋５）と１６）
はＮＡＮＤゲー）＋７１と（８）はＮＯＲゲートを示す
。 なお、図中、同一符号は同一 Ｘは相当部分を示す。
Claims (1)
- アドレス入力の変化を検出して所定の時間パルスを発生
するＡＴＤ回路を有し、出力端子と電源間に接続された
第１及び第２のＭＯＳＦＥＴからなる第１の出力バッフ
ァと、出力端子と電源間に接続された第３及び第４のＭ
ＯＳＦＥＴからなる第２の出力バッファにおいて、上記
ＡＴＤ回路はアドレス遷移（変化）検出後センスアンプ
におけるデータの判定時間だけ制御信号を出力し第２の
出力バッファを無効（非活性化）とし、前記制御信号の
出力後は第１及び第２の出力バッファを有効（活性化）
とすることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167805A JPH0334197A (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167805A JPH0334197A (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334197A true JPH0334197A (ja) | 1991-02-14 |
Family
ID=15856437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167805A Pending JPH0334197A (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334197A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04259997A (ja) * | 1991-02-15 | 1992-09-16 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0554681A (ja) * | 1991-08-29 | 1993-03-05 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
-
1989
- 1989-06-28 JP JP1167805A patent/JPH0334197A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04259997A (ja) * | 1991-02-15 | 1992-09-16 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0554681A (ja) * | 1991-08-29 | 1993-03-05 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
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