JPH0334251B2 - - Google Patents

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JPH0334251B2
JPH0334251B2 JP58020594A JP2059483A JPH0334251B2 JP H0334251 B2 JPH0334251 B2 JP H0334251B2 JP 58020594 A JP58020594 A JP 58020594A JP 2059483 A JP2059483 A JP 2059483A JP H0334251 B2 JPH0334251 B2 JP H0334251B2
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Japan
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transistor
transistors
conductive
voltage
switch circuit
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JP58020594A
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Tetsuya Iizuka
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Publication of JPS59151527A publication Critical patent/JPS59151527A/ja
Publication of JPH0334251B2 publication Critical patent/JPH0334251B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、MOS（絶縁ゲート型）集積回路にお
けるMOS型スイツチ回路に係り、特に広い電圧
範囲の信号をスイツチングするための回路に関す
る。
〔発明の技術的背景〕
通常、バルク半導体に形成されたMOSトラン
ジスタの基板は、ソースおよびドレインとのPN
接合が順バイアスとならないようにバイアスされ
る。たとえばＮチヤンネルMOSトランジスタの
場合は、ソースおよびドレインがN+形であるの
で、Ｐ形の基板またはP-ウエルは最も低い電源
電位かあるいはソース側電位となるようにバイア
スされる。
〔背景技術の問題点〕
ところで、ソースとドレインとの電位の高低関
係が反転するような回路に用いられるMOSトラ
ンジスタの場合は、基板の電位をソース側に直接
接続することができない。また、MOS集積回路
においては、定常的に与えられる回路電源の電圧
範囲を越える信号（たとえばＮチヤンネルMOS
の場合には定常的に与えられる回路電源の最も低
い電位よりも低い電位の信号。）がトランジスタ
のソースまたはドレインに与えられる場合には、
基板バイアスの方が高くなつてソース・基板間ま
たはドレイン・基板間が順バイアスとなり、大電
流が流れてしまうので正常な動作が得られない。
ここで、第１図を参照してMOS集積回路におけ
る従来のMOS型スイツチ回路を説明する。この
スイツチ回路において、１および２はそれぞれＮ
チヤンネルエンハンスメント型トランジスタであ
り、それぞれのソース相互が接続されて出力ノー
ドとなつており、トランジスタ２のドレインには
定常的に電源電圧V1（たとえば5V）が与えられ
ており、トランジスタ１のドレインには集積回路
外部から高電圧信号V2（たとえば20V）が与えら
れる。上記スイツチ回路は、上記V1，V2を切り
換え選択して前記出力ノード３に出力するための
ものであり、トランジスタ１，２の各ゲートに相
補的な制御信号VH、VLが与えられる。この場合、
基板電位VSUBは回路電源のうちの最も低い電位
GND（0V）にバイアスされており、V1より高い
電位のV2がトランジスタ１のドレインに与えら
れてもドレイン・基板間が順バイアスになること
はない。ところで、V2をスイツチング選択する
場合、制御信号としてVLを0V、VHを高電位にし
てトランジスタ１を導通させるが、このときトラ
ンジスタ１がソース・ホロワ形式となるため出力
ノード３の電位V12はVHの電位よりトランジスタ
１の閾値電圧VTHlだけ低くなつてしまう。このた
め、VHの電位として、一般に複雑な構成の昇圧
回路を用いてV2＋VTHより充分高い電圧に昇圧す
ることが必要になる欠点がある。また、同様のこ
とがV1をスイツチング選択する場合についても
云える。即ち、トランジスタ２を導通させるため
にはVHを0V、VLを高電位にするが、VLの高電位
としてV1＋VTH2（VTH2はトランジスタ２の閾値電
圧）より充分高い電圧を昇圧回路により定常的に
供給するかあるいはトランジスタ２として閾値電
圧VTH2が負であるようなデプリーシヨン(D)型を用
いる必要がある。しかし、Ｄ型のMOSトランジ
スタを用いる場合にはその製造プロセスが複雑に
なる。そこで、ソース・ホロワ形式をとらないよ
うにＰチヤンネルMOSトランジスタを用いると
しても、出力ノード３の電位V12がV1，V2に対し
て高くも低くもなるので、基板とドレイン、ソー
スとの接合が順バイアスになつてしまう。この場
合、SOS構造、すなわちサフアイア基板上の島状
に絶縁分離された半導体層上にMOSトランジス
タが形成された素子では上記のように順バイアス
となつても問題は生じないが、SOSは非常にコス
トが高くなる。これに対して通常の集積回路で
は、MOSトランジスタは半導体基板表面にソー
ス、ドレインを形成するが、半導体基板表面に形
成した基板とは逆の導電形のウエル中にソース、
ドレインを形成するものであり、いずれの場合で
もソース、ドレインと基板との接合が順バイアス
になると支障が生じる。即ち、半導体基板中にソ
ース、ドレインが形成される場合は、半導体基板
が特定の電位に固定されるのが通常であり、接合
が順バイアスとなつたソースやドレインの電位が
動けなくなつてしまう。また、ウエル中にソー
ス、ドレインが形成される場合は、ウエル領域を
ベースとする寄生のバイポーラトランジスタが活
性化され、ソースやドレインの電位が固定された
り、CMOS集積回路におけるMOS型スイツチ回
路の場合には寄生サイリスタが導通してしまう誤
動作（ラツチアツプ）が生じる。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、
MOS集積回路の回路電源電圧よりも高いかまた
は低い電位となるノードを含む２つのノード間を
MOSトランジスタにより誤動作なく高速にスイ
ツチング可能であり、しかも製造プロセスが複雑
になることもなく、スイツチング制御信号のため
の昇圧回路も不要になり簡単に実現可能となる
MOS型スイツチ回路を提供するものである。
〔発明の概要〕
即ち、本発明のMOS型スイツチ回路は、MOS
集積回路の半導体基板中にウエルを形成し、この
ウエルを共通の基板領域とするそれぞれ同一導電
型でデプレーシヨン型でない第１乃至第３の
MOSトランジスタを形成し、第２、第３のトラ
ンジスタの各一端を前記ウエルに接続し、第２の
トランジスタの他端には第１のトランジスタの一
端に与えられる電位Vaに等しいかそれより高い
バイアス電位を与え、第３のトランジスタの他端
には第１のトランジスタの他端に与えられる電位
Vbに等しいかそれより高いバイアス電位を与え、
第２、第３のトランジスタのゲートには前記２つ
の電位Va，Vbの高低関係に応じて第２、第３の
トランジスタを相補的に導通、非導通とする制御
信号を印加するように構成されている。
これによつて、前記電位VaあるいはVbが集積
回路に定常的に与えられる電源電圧よりも高いと
しても、第１のトランジスタの基板領域は第２、
第３のトランジスタのうちの導通するトランジス
タを通して前記電位Va，Vbのいずれよりも低い
電位とはならないので、第１のトランジスタは基
板領域とソース、ドレインとの接合が導通するこ
とはなく、正常なスイツチング動作が可能にな
る。この場合、従来必要とされた複雑な構成の昇
圧回路（通常40〜50個のMOSトランジスタが必
要である）を省略できるので回路構成が非常に簡
単になる。また、デプレーシヨン型トランジスタ
を用いないので製造プロセスが複雑になることも
ない。しかも、上記MOS型スイツチ回路はソー
ス接地型の回路となつているので、スイツチング
動作による昇圧、降圧の速度が極めて速い。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細
に説明する。
第２図は、MOS集積回路において定常的に与
えられている電源電圧よりもたとえは高い電位と
なる可能性のあるノードを含む２つのノード間を
スイツチングするためのMOS型スイツチ回路を
示しており、P1〜P3はそれぞれＰチヤンネルエ
ンハンスメント型の第１〜第３のMOSトランジ
スタであつてそれぞれの基板領域はMOS集積回
路半導体基板中のウエル（本例ではＮ形ウエル）
により形成されている。第１のトランジスタP1
は、第１のノード４、第２のノード５間に直列接
続されてスイツチングを行なうために用いられて
おり、第２、第３のトランジスタP2，P3は上記
スイツチング用トランジスタP1の基板領域のバ
イアス電位を決めるために用いられる。
Vaは第１のノード４に与えられる電圧、Vbは
第２のノード５に与えられる電圧であり、ノード
６には上記電圧Vaの最大値かVaに等しいバイア
ス電圧V2が与えられ、ノード７には前記電圧Vb
の最大値かVbに等しいバイアス電圧V3が与えら
れる。そして、上記ノード６，７間にトランジス
タP2およびP3が直列に接続され、このトランジ
スタP2，P3のドレイン相互の接続点８は上記各
トランジスタP1〜P3の基板領域に接続されてい
る。
上記トランジスタP2，P3は前記ノード４，５
の電圧Va，Vbの高低関係により制御されるもの
であり、Va≧VbのときにはトランジスタP2が導
通、トランジスタP3が非導通となり、逆にVa＜
VbのときにはトランジスタP2が非導通、トラン
ジスタP3が導通となるようにトランジスタP2，
P3のゲートに相補的な制御信号が加えられる。
これによつて、ＰチヤンネルトランジスタP2，
P3の相互接続点８の電位は前記VaあるいはVbの
高い方の電位と等しくなり、スイツチング用トラ
ンジスタP1の基板領域は上記Va，Vbのいずれよ
りも低い電位とはならないので、基板領域とスイ
ツチング用トランジスタP1のソース、ドレイン
の接合が逆バイアスになることはない。したがつ
て、スイツチング用トランジスタP1はそのゲー
トに加えられるスイツチング制御信号に応じて正
常にスイツチング動作を行なうことが可能にな
る。また、上記基板領域であるウエルと集積回路
半導体基板との接合は逆バイアスになるので、上
記ウエルは半導体基板とは独立した電位をとるこ
とが可能である。
なお、前記トランジスタP2，P3の相補的な制
御信号を作るための回路は、前記ノード４，５に
与えられるVa，Vbの電位差の極性を検出し、そ
の検出結果に応じて上記制御信号の電位の高低関
係を定めるように構成すればよい。
上述したようなMOS型スイツチ回路によれば、
MOS集積回路の半導体基板中にウエルを形成し、
このウエルを共通の基板領域とするそれぞれ同一
導電型でデプレーシヨン型でない第１乃至第３の
MOSトランジスタを形成し、第２、第３のトラ
ンジスタの各一端を前記ウエルに接続し、第２の
トランジスタの他端には第１のトランジスタの一
端に与えられる電位Vaに等しいかそれより高い
バイアス電位を与え、第３のトランジスタの他端
には第１のトランジスタの他端に与えられる電位
Vbに等しいかそれより高いバイアス電位を与え、
第２、第３のトランジスタのゲートには前記２つ
の電位Va，Vbの高低関係に応じて第２、第３の
トランジスタを相補的に導通、非導通とする制御
信号を印加するように構成されている。
これによつて、前記電位VaあるいはVbが集積
回路に定常的に与えられる電源電圧よりも高いと
しても、第１のトランジスタの基板領域は第２、
第３のトランジスタのうちの導通するトランジス
タを通して前記電位Va，Vbのいずれよりも低い
電位とはならないので、第１のトランジスタは基
板領域とソース、ドレインとの接合が導通するこ
とはなく、正常なスイツチング動作が可能にな
る。この場合、従来必要とされた複雑な構成の昇
圧回路（通常40〜50個のMOSトランジスタが必
要である。）を省略できるので回路構成が非常に
簡単になる。また、デプレーシヨン型トランジス
タを用いないので製造プロセスが複雑になること
もない。しかも、上記MOS型スイツチ回路はソ
ース接地型の回路となつているので、スイツチン
グ動作による昇圧、降圧の速度が極めて速い。
なお、上記実施例はＰチヤンネルトランジスタ
を用いたが、Ｎチヤンネルトランジスタを用いる
場合には第２、第３のトランジスタの各ドレイン
を基板領域に接続し、第２のトランジスタのソー
スに第１ノードの電圧Vaに等しいかそれより低
いバイアス電圧を与え、第３のトランジスタのソ
ースに第２ノードの電圧Vbに等しいかそれより
低いバイアス電圧を与え、Va＜Vbのときには第
２、第３のトランジスタを各対応して導通、非導
通にし、Va＞Vbのときには第２、第３のトラン
ジスタを各対応して非導通、導通にするように第
２、第３のトランジスタのゲートに相補的は制御
信号を与え、第１のトランジスタの基板領域の電
位が上記Va，Vbのいずれの電位よりも高くはな
らないようにすればよい。
第３図は、前記第２図の回路においてノード
６，７を各対応してノード４，５に接続し、トラ
ンジスタP2，P3の各ゲートを基板領域に接続す
るようにしたMOS型スイツチ回路を示している。
この回路においては、上記トランジスタP2，P3
の相互接続点８の電位、つまり基板領域の電位
Vsは、VaあるいはVbの高い方の電位よりもトラ
ンジスタP2あるいはP3の閾値電圧だけ低くなり、
スイツチング用トランジスタP1のソースあるい
はドレインと基板領域との接合は順方向には上記
閾値電圧までしかバイアスされない。そこで、上
記トランジスタP2，P3の閾値電圧の絶対値を、
スイツチング用トランジスタP1のソースあるい
はドレインと基板領域との接合が導通する電圧
VFより小さくしておけば上記順方向バイアスに
よる問題は生じない。
第４図は、第２図の回路においてノード６，７
を各対応してノード４，５に接続し、トランジス
タP2のゲートをノード５に接続し、トランジス
タP3のゲートをノード４に接続したMOS型スイ
ツチ回路を示している。なお、Caはノード４と
基板領域との間の浮遊容量、Cbはノード５と基
板領域との間の浮遊容量である。
次に、上記第４図の回路における動作を説明す
る。第５図ａに示すように、ノード４の電圧Va
を一定に保ち、ノード５の電圧VbがVaより充分
高い電圧から充分低い電圧まで変化する場合につ
いて考察する。時刻t1以前では、Vb−｜VTP2｜≧
Va（但し、｜VTP2｜はトランジスタP2の閾値電圧
の絶対値。）であつてトランジスタP2が非導通、
トランジスタP3が導通であるので、トランジス
タP1の基板領域の電位VsはVbに等しくなる。時
刻t1〜t2では、Vb−｜VTP2｜＜Va＜Vb＋｜VTP3
｜（但し、｜VTP3｜はトランジスタP3の閾値電圧
の絶対値。）であつてトランジスタP2，P3は共に
非導通となり、浮遊容量Ca，Cbの効果により基
板領域の電位VsはVbよりもゆるい速度で図示点
線の如く下がつていく。時刻t2後は、Va≧Vb＋
｜VTP3｜であつてトランジスタP2が導通、トラ
ンジスタP3が非導通となるので、基板領域の電
位VsはVaに等しくなる。このようにして、基板
領域の電位VsはVa，Vbのいずれよりも低くなる
ことはなく、トランジスタP1における前述した
順バイアスの問題は生じない。
これに対して、第５図ｂに示すように、ノード
４の電圧Vaを一定に保ち、ノード５の電圧Vbが
Vaより充分低い電圧から充分高い電圧まで変化
する場合について考察する。時刻t1以前では、Va
≧Vb＋｜VTP2｜であつてトランジスタP2が導通、
トランジスタP3が非導通となるので、基板領域
の電位VsはVaに等しくなる。時刻t1〜t2では、
Vb＋｜VTP2｜＞Va＞Vb−｜VTP3｜であつてトラ
ンジスタP2，P3は共に非導通となるので、Ca，
Cbの容量分割により基板領域の電位VsはVbより
もゆるい速度で図示点線の如く上昇する。この場
合、CaCbとすると、基板領域の電位Vsの上昇
速度はVbの上昇速度の約1/2となるので、Vsが
Vbより低くなることはない。これに対して、Ca
＜Cbとすると、上記電位Vsの上昇速度は上記1/2
よりも低下し、時刻t1〜t2の間でVs＜Vb、Vs
Vb、Vs＜Vbの順に変化し、時刻t2にてVsはVbと
の電位差が最も大きくなるが、この電位差がトラ
ンジスタP1のソースあるいはドレインと基板領
域との接合が導通する電圧VFよりも低くなるよ
うにCa，Cbの値を定めておけば、トランジスタ
P1における順バイアスの問題は生じない。時刻t2
後は、Vb＋｜VTP3｜≧Vaであつてトランジスタ
P2が非導通、トランジスタP3が導通となるので、
基板領域の電位VsはVbに等しくなる。このよう
にして、基板領域の電位Vsは、Ca＞Cbの場合に
おける時刻t1〜t2の間のVs＜Vbの区間を除いて、
Va，Vbのいずれよりも低くなることはなく、上
記Vs＜Vbの間も前述したようにVbとVsとの電位
差がVFよりも低くなるように保つことによつて、
トランジスタP1における前述した順バイアスの
問題は生じない。
第６図は、MOS集積回路に形成された第４図
のMOS型スイツチ回路のトランジスタの構造を
示しており、Ｐ形の半導体基板６１上にＮ形のウ
エル６２を形成し、このウエル６２上にP+型の
拡散層６３，６４，６５，６６を形成し、ウエル
６２の電極領域としてN+型の拡散領域６７，６
８を形成している。６９はゲート酸化膜、７０，
７１，７２はゲート電極であり、ゲート電極７０
と拡散層６５とが結線されて第４図のノード５に
接続され、ゲート電極７２と拡散層６４とが結線
されて第４図のノード４に接続され、拡散層６３
と拡散領域６７とが結線され、拡散層６６と拡散
領域６８とが結線されている。即ち、拡散層６
４，６５とゲート電極７１との領域は第４図のト
ランジスタP1を形成し、拡散層６３，６４とゲ
ート電極７０との領域は第４図のトランジスタ
P2を形成し、拡散層６５，６６とゲート電極７
２との領域は第４図のトランジスタP3を形成し
ている。以上のような構造によりMOS型スイツ
チ回路の占有面積は非常に小さくなつている。
第７図は、第４図のMOS型スイツチ回路を応
用して２種類の電源電圧を切換選択するための電
圧切換回路の一例を示しており、たとえばMOS
型EPROM（電気的にプログラム可能なソードオ
ンリーメモリ）に適用される。即ち、第７図にお
いて、S1，S2はそれぞれ第４図を参照して前述し
たようなスイツチ回路であり、それぞれのノード
４，４が出力ノード７０に接続されスイツチ回路
S1のノード５には電圧VPPが与えられ、スイツチ
回路S2のノード５には電圧VCCが与えられる。上
記電圧VCCは5Vであつて通常の読み出しまたはス
タンバイ時の電源電圧となり、前記電圧VPPは
PROMにデータを書き込むプログラム動作時に
は約20Vとなりそれ以外のときは０〜5Vとなる。
読み出し動作時には、スイツチ回路S2はトランジ
スタP1のゲートに制御信号として0Vが印加され
るので導通し、そのノード５のVCC（5V）供給さ
れる。このとき、スイツチ回路S2は、トランジス
タP1のゲートに制御信号として５〜20Vが印加さ
れ、このとき前記出力ノード７０の電位は共に
5Vかそれ以下であるので非導通である。これに
対して、プログラム動作（実際にメモリセルにデ
ータを書き込む書き込みモードと、正しく書けた
か否かをチエツクするベリフアイモードがある。）
における書き込みモードにおいては、スイツチ回
路S2は制御信号として20Vが印加されるので非導
通となり、スイツチ回路S1は制御信号として0V
が印加されるので導通し、そのノード５のVPP
（このとき20V）が出力ノード７０に供給される。
また、プログラム動作におけるベリフアイモード
においては、スイツチ回路S1はノード５のVPPが
20Vであるが制御信号として20Vが印加されるの
で非導通となり、スイツチ回路S2は制御信号とし
て、0Vが印加されるので導通し、そのノード５
のVCC（5V）が出力ノード７０に供給される。
第８図は、本発明のMOS型スイツチ回路の他
の応用例として、第７図に示した電圧切換回路の
スイツチング制御信号を発生するための電圧切換
回路の一例を示しており、S1〜S5はそれぞれたと
えば第４図を参照して前述した第１〜第５のスイ
ツチ回路、N1およびN2はＮチヤンネルエンハン
スメント型トランジスタ、８０は入力ノード、８
１は出力ノードである。即ち、トランジスタN1
は、一端が入力ノード８０に接続され、ゲートに
VCC電圧が与えらえ、トランジスタN2はゲートが
入力ノード８０に接続され、ソースがVSS電源
（接地電位）に接続されている。そして、第１の
スイツチ回路S1は、ノード５にVPP電圧が与えら
れ、ノード４が前記トランジスタN1の他端に接
続され、スイツチング制御入力ノード（つまり、
スイツチング用トランジスタP1のゲート）が出
力ノード８１に接続されている。また、第２のス
イツチ回路S2は、ノード５にVPP電圧が与えら
れ、スイツチング制御入力ノードが前記トランジ
スタN1の他端に接続され、ノード４が第３のス
イツチ回路S3のノード５に接続されている。この
第３のスイツチ回路S3は、スイツチング制御入力
ノードにVCC電圧が与えられ、ノード４が出力ノ
ード８１に接続されている。また、第４のスイツ
チ回路S4は、ノード５にVCC電圧が与えられ、ス
イツチング制御入力ノードが前記トランジスタ
N1の他端に接続され、ノード４が第５のスイツ
チ回路S5のノード５に接続されている。この第５
のスイツチ回路S5は、スイツチング制御入力ノー
ドにVPP電圧が与えられ、ノード４が出力ノード
８２に接続されている。
而して、VCCは5V、VPPはプログラム動作時に
５〜20V、それ以外のときに０〜5Vとする。VPP
＞5Vのときに入力ノード８０がVSS電位になる
と、トランジスタN2は非導通になり、トランジ
スタN1は導通するので、第２のスイツチ回路S2
が導通して第３のスイツチ回路S3も導通するが、
第４のスイツチ回路S4は非導通になり、第５のス
イツチ回路S5も非導通になる。これによつて、出
力ノード８１はVPP電位（＞5V）になり、第１の
スイツチ回路S1は非導通になる。これに対して、
VPP≦5Vのとき入力ノード８０がVSS電位になる
と、トランジスタN2は非導通になり、トランジ
スタN1は導通し、第２のスイツチ回路S2の導通
の有無に拘らず第３のスイツチ回路S3は非導通に
なり、第４のスイツチ回路S4が導通して第５のス
イツチ回路S5も導通する。これによつて、出力ノ
ード８１はVCC電位になり、第１のスイツチ回路
S1は非導通になる。なお、入力ノード８０がVCC
電位のときには、トランジスタN1は非導通にな
り、トランジスタN2は導通するので出力ノード
８１はVSS電位になる。
第９図は、同じく本発明の応用例に係る電圧切
換回路の他の例を示しており、S1およびS2はそれ
ぞれたとえば第４図を参照して前述した第１、第
２のスイツチ回路である。即ち、第１のスイツチ
回路は、ノード５にVPP電圧が与えられ、スイツ
チング制御入力ノードにVCC電圧が与えられ、ノ
ード４が出力ノード９０に接続されている。第２
のスイツチ回路S2は、ノード５にVCC電圧が与え
られ、スイツチング制御入力ノードにVPP電圧が
与えられ、ノード４が出力ノード９０に接続され
ている。
而して、VCC＝5Vであり、VPP＝20Vのときに
は第１のスイツチ回路S1が導通し、第２のスイツ
チ回路S2が非導通になり、出力ノード９０はVPP
電位になる。これに対して、VPP≦5Vのときに
は、第１のスイツチ回路S1は非導通になり、第２
のスイツチ回路S2が導通し、出力ノード９０は
VCC電位になる。
また、VPP電圧が5V〜20Vの範囲をとる場合に
は、本発明のMOS型スイツチ回路を応用して第
１０図に示すような電圧切換回路を形成すること
が可能である。即ち、S1およびS2はたとえば第４
図を参照して前述した第１、第２のMOS型スイ
ツチ回路、N1〜N3はＮチヤンネルエンハンスメ
ント型トランジスタである。上記トランジスタ
N1は、一端が入力ノード１００に接続され、ゲ
ートにVCC電圧が与えられ、他端がトランジスタ
N2の一端に接続されている。このトランジスタ
N2は、ゲートにVPP電位が与えられ、他端が第１
のスイツチ回路S1のノード４および第２のスイツ
チ回路S2のスイツチング制御入力ノードに接続さ
れている。上記第１のスイツチ回路S1は、ノード
５にVPP電圧が与えられ、スイツチング制御入力
ノードが出力ノード１０１に接続されている。第
２のスイツチ回路S2は、ノード５にVPP電圧が与
えられ、ノード４が出力ノード１０１に接続され
ている。また、トランジスタN3は、ゲートが入
力ノード１００に接続され、ソースがVSS電源に
接続され、ドレインが出力ノード１０１に接続さ
れている。
而して、VCC＝5V、VPP≧5Vであるから、入力
ノード１００がVSS電位になると、トランジスタ
N3は非導通になるがトランジスタN1が導通し、
トランジスタN2も導通し、第２のスイツチ回路
S2が導通し、出力ノード１０１はVPP電位とな
り、第１のスイツチ回路S1は非導通になる。入力
ノード１００がVCC電位になると、トランジスタ
N1は非導通になるが、トランジスタN3が導通し
出力ノード１０１はVSS電位になる。このとき、
第１のスイツチ回路S1は導通し、第２のスイツチ
回路S2は非導通になる。
〔発明の効果〕
上述したように本発明のMOS型スイツチ回路
は、MOS集積回路に定常的に与えられる電源電
圧より高いもしくは低い電位となるノードを含む
２つのノード間を正常かつ高速にスイツチング可
能であり、しかも製造プロセスが複雑になること
もなくスイツチング制御信号のための昇圧回路も
不要になり簡単な構成で実現可能であるなどの利
点がある。
【図面の簡単な説明】
第１図は従来のMOS型スイツチ回路を示す回
路図、第２図は本発明に係るMOS型スイツチ回
路の一実施例を示す回路図、第３図および第４図
はそれぞれ本発明の他の実施例を示す回路図、第
５図ａおよび第５図ｂは第４図の回路の動作を説
明するために示す特性図、第６図は第４図の回路
に対応する半導体基板上の構造を示す断面図、第
７図乃至第１０図はそれぞれ本発明の応用例を示
す回路図である。 ４……第１ノード、５……第２ノード、P1〜
P3……Ｐチヤンネルトランジスタ、Va……第１
ノードの電位、Vb……第２ノードの電位、Vs…
…基板領域の電位、６１……半導体基板、６２…
…ウエル、６３〜６６……拡散層、６７，６８…
…拡散領域、６９……ゲート酸化膜、７０〜７２
……ゲート電極。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板中のウエル領域に形成されて上記
    半導体基板とはPN接合により絶縁分離されたそ
    れぞれＰチヤンネル型でデプレーシヨン型でない
    第１、第２、第３のMOSトランジスタを有し、
    上記第２、第３のトランジスタのドレインが第１
    のトランジスタの基板領域に接続され、第２のト
    ランジスタのソースには第１のトランジスタの第
    １端子の電圧に等しいかそれより高いバイアス電
    圧が与えられ、第３のトランジスタのソースには
    第１トランジスタの第２端子の電圧に等しいかそ
    れより高いバイアス電圧が与えられ、第１のトラ
    ンジスタの第１端子の電圧Vaと第２端子の電圧
    Vbとの高低関係がVa＞Vbのときには第２、第
    ３のトランジスタが各対応して導通、非導通にな
    り、上記高低関係がVa＜Vbのときには第２、第
    ３のトランジスタが各対応して非導通、導通にな
    るように上記第２、第３のトランジスタの各ゲー
    トに相補的な制御信号が与えられ、前記第１のト
    ランジスタのゲートにスイツチング制御信号が印
    加されることを特徴とするMOS型スイツチ回路。 ２ 前記第１のトランジスタの第１、第２端子が
    各対応して第２、第３のトランジスタのソースに
    接続され、第２、第３のトランジスタの各ゲート
    が第１のトランジスタの基板領域に接続されてな
    ることを特徴とする前記特許請求の範囲第１項記
    載のMOS型スイツチ回路。 ３ 前記第１のトランジスタの第１、第２端子が
    各対応して第２、第３のトランジスタのソースに
    接続されると共に第３、第２のトランジスタのゲ
    ートに接続されてなることを特徴とする前記特許
    請求の範囲第１項記載のMOS型スイツチ回路。 ４ 半導体基板中のウエル領域に形成されて上記
    半導体基板とはPN接合により絶縁分離されたそ
    れぞれＮチヤンネル型でデプレーシヨン型でない
    第１、第２、第３のMOSトランジスタを有し、
    上記第２、第３のトランジスタのドレインが第１
    のトランジスタの基板領域に接続され、第２のト
    ランジスタのソースには第１のトランジスタの第
    １端子の電圧に等しいかそれより低いバイアス電
    圧が与えらえ、第３のトランジスタのソースには
    第１トランジスタの第２端子の電圧に等しいかそ
    れより低いバイアス電圧が与えられ、第１のトラ
    ンジスタの第１端子の電圧Vaと第２端子の電圧
    Vbとの高低関係がVa＜Vbのときには第２、第
    ３のトランジスタが各対応して導通、非導通にな
    り、上記高低関係がVa＞Vbのときには第２、第
    ３のトランジスタが各対応して非導通、導通にな
    るように上記第２、第３のトランジスタの各ゲー
    トに相補的な制御信号が与えられ、前記第１のト
    ランジスタのゲートにスイツチング制御信号が印
    加されることを特徴とするMOS型スイツチ回路。 ５ 前記第１のトランジスタの第１、第２端子が
    各対応して第２、第３のトランジスタのソースに
    接続され、第２、第３のトランジスタの各ゲート
    が第１のトランジスタの基板領域に接続されてな
    ることを特徴とする前記特許請求の範囲第４項記
    載のMOS型スイツチ回路。 ６ 前記第１のトランジスタの第１、第２端子が
    各対応して第２、第３のトランジスタのソースに
    接続されると共に第３、第２のトランジスタのゲ
    ートに接続されてなることを特徴とする前記特許
    請求の範囲第４項記載のMOS型スイツチ回路。
JP58020594A 1983-02-10 1983-02-10 Ｍｏｓ型スイツチ回路 Granted JPS59151527A (ja)

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