JPH0334252B2 - - Google Patents
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- Publication number
- JPH0334252B2 JPH0334252B2 JP58033052A JP3305283A JPH0334252B2 JP H0334252 B2 JPH0334252 B2 JP H0334252B2 JP 58033052 A JP58033052 A JP 58033052A JP 3305283 A JP3305283 A JP 3305283A JP H0334252 B2 JPH0334252 B2 JP H0334252B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- region
- multiplexer
- input
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は相補型電界効果トランジスタ（以下Ｃ
−MOSと略記する）を用いた回路に関し、特に
アナログマルチプレクサに関するものである。
−MOSと略記する）を用いた回路に関し、特に
アナログマルチプレクサに関するものである。
従来、Ｃ−MOS回路においてアナログマルチ
プレクサを構成する場合は第１図に示すように
PchトランジスタＭ１とNchトランジスタＭ２が
並列接続になるようにそれぞれのソース及びドレ
インを接続しＮ型基板にＰウエル領域を形成した
Ｐウエル型Ｃ−MOSの場合はNchトランジスタ
の形成されているＰウエル領域をソース又はドレ
イン領域の一方に接続していた。アナログ信号は
デイジタル信号の場合と異なり電源から接地
（GND）間のすべての電圧レベルが存在しこれを
伝える必要がある。第１図の回路はNchトランジ
スタがあるＰウエル領域が入力端又は出力端に接
続されている為Nchトランジスタのサブストレー
ト電位はソース電位と必ず同じ、つまり第２図の
如くバツクゲートが加わらない構造となつてお
り、このことにより入力−出力間の導通抵抗が大
きく変動しないようになつている。しかしこのア
ナログマルチプレクサが第３図に示すように導通
状態になつた時入力端INが出力端OUTより負側
の電位であれば問題はないが逆に出力端OUTが
入力端INより負側の電位でさらにＰウエル３１
と出力のＮ型拡散層３２の順方向立上り電圧を越
える電位差になるとＰウエル３１とＮ型拡散層３
２の間に電流が流れる。これは出力のＮ型拡散層
３２をエミツタ、Ｐウエルをベース、基板をコレ
クタとするNPNトランジスタQsのベース電流を
流すことを意味する。このベース電流が流れ出す
とNPNトランジスタQsのもつ電流増幅率βを掛
けた電流がコレクタ、エミツタ間に流れる。従つ
て入力される信号源が容量に蓄えられた電荷の場
合、電荷が放電され真の電圧は伝達されない事に
なる。またICチツプ内でこのようなバイポーラ
トランジスタ効果が起こつた場合、Ｃ−MOSで
はサイリスタ効果（ラツチアツプ）を引き起こす
要因ともなる。従つて実際は前記ベース電流が流
れ出さないような範囲内で使用するよう入力端に
印加できる信号に制限を加えている。
プレクサを構成する場合は第１図に示すように
PchトランジスタＭ１とNchトランジスタＭ２が
並列接続になるようにそれぞれのソース及びドレ
インを接続しＮ型基板にＰウエル領域を形成した
Ｐウエル型Ｃ−MOSの場合はNchトランジスタ
の形成されているＰウエル領域をソース又はドレ
イン領域の一方に接続していた。アナログ信号は
デイジタル信号の場合と異なり電源から接地
（GND）間のすべての電圧レベルが存在しこれを
伝える必要がある。第１図の回路はNchトランジ
スタがあるＰウエル領域が入力端又は出力端に接
続されている為Nchトランジスタのサブストレー
ト電位はソース電位と必ず同じ、つまり第２図の
如くバツクゲートが加わらない構造となつてお
り、このことにより入力−出力間の導通抵抗が大
きく変動しないようになつている。しかしこのア
ナログマルチプレクサが第３図に示すように導通
状態になつた時入力端INが出力端OUTより負側
の電位であれば問題はないが逆に出力端OUTが
入力端INより負側の電位でさらにＰウエル３１
と出力のＮ型拡散層３２の順方向立上り電圧を越
える電位差になるとＰウエル３１とＮ型拡散層３
２の間に電流が流れる。これは出力のＮ型拡散層
３２をエミツタ、Ｐウエルをベース、基板をコレ
クタとするNPNトランジスタQsのベース電流を
流すことを意味する。このベース電流が流れ出す
とNPNトランジスタQsのもつ電流増幅率βを掛
けた電流がコレクタ、エミツタ間に流れる。従つ
て入力される信号源が容量に蓄えられた電荷の場
合、電荷が放電され真の電圧は伝達されない事に
なる。またICチツプ内でこのようなバイポーラ
トランジスタ効果が起こつた場合、Ｃ−MOSで
はサイリスタ効果（ラツチアツプ）を引き起こす
要因ともなる。従つて実際は前記ベース電流が流
れ出さないような範囲内で使用するよう入力端に
印加できる信号に制限を加えている。
本発明は以上の点に鑑みてなされたもので入力
の信号レベルの範囲をICで使用している電源電
圧からGND間を自由に選ぶことができ、かつサ
イリスタ効果を誘発するバイボーラトランジスタ
効果を防止する事によりより高し信頼性をもつア
ナログマルチプレクサを提供するものである。
の信号レベルの範囲をICで使用している電源電
圧からGND間を自由に選ぶことができ、かつサ
イリスタ効果を誘発するバイボーラトランジスタ
効果を防止する事によりより高し信頼性をもつア
ナログマルチプレクサを提供するものである。
すなわち、本発明は、相補型電界効果トランジ
スタであり、半導体基板上の第１の領域に形成さ
れる第１のトランジスタと、基板と逆導電型の第
２の領域に形成される第２のトランジスタとのソ
ースおよびドレインがそれぞれ並列に接続され、
一方が入力端、他方が出力端とされて入力される
制御信号により導通および非導通制御されるスイ
ツチ回路が形成されたアナログマルチプレクサに
おいて、前記入力端および前記出力端間の電位を
比較する比較器と、この比較器の出力により前記
第２のトランジスタが形成されている第２の領域
をどちらか負側の電位にある前記入力端または出
力端に接続するスイツチ回路とを備えたことを特
徴とする。
スタであり、半導体基板上の第１の領域に形成さ
れる第１のトランジスタと、基板と逆導電型の第
２の領域に形成される第２のトランジスタとのソ
ースおよびドレインがそれぞれ並列に接続され、
一方が入力端、他方が出力端とされて入力される
制御信号により導通および非導通制御されるスイ
ツチ回路が形成されたアナログマルチプレクサに
おいて、前記入力端および前記出力端間の電位を
比較する比較器と、この比較器の出力により前記
第２のトランジスタが形成されている第２の領域
をどちらか負側の電位にある前記入力端または出
力端に接続するスイツチ回路とを備えたことを特
徴とする。
第４図に本発明の実施例を示す。Ｍ１１，Ｍ１
２はそれぞれマルチプレクサを構成するトランジ
スタでNchトランジスタＭ１２のＰウエル領域は
Ｍ１３，Ｍ１４及びＭ１５，Ｍ１６により構成さ
れているスイツチ回路により入力IN又は出力
OUTに接続されている。一方オペアンプOP１の
入力はそれぞれマルチプレクサの入力端及び出力
端に接続されＭ１３〜Ｍ１６で構成されているス
イツチ回路へ信号を送つている、この信号は入力
端と出力端を較べ相対的に低い方を選びＭ１２の
Ｐウエル領域を接続するようになつているマルチ
プレクサを構成しているトランジスタのゲートに
入つている信号はオン、オフを決めるコントロー
ル信号である。
２はそれぞれマルチプレクサを構成するトランジ
スタでNchトランジスタＭ１２のＰウエル領域は
Ｍ１３，Ｍ１４及びＭ１５，Ｍ１６により構成さ
れているスイツチ回路により入力IN又は出力
OUTに接続されている。一方オペアンプOP１の
入力はそれぞれマルチプレクサの入力端及び出力
端に接続されＭ１３〜Ｍ１６で構成されているス
イツチ回路へ信号を送つている、この信号は入力
端と出力端を較べ相対的に低い方を選びＭ１２の
Ｐウエル領域を接続するようになつているマルチ
プレクサを構成しているトランジスタのゲートに
入つている信号はオン、オフを決めるコントロー
ル信号である。
また第５図に本発明の他の実施例の一例を示
す。これはコントロール信号が低レベルの時つま
りマルチプレクサがオフ状態のＭ２２のＰウエル
電位をGND電位にする事でオペアンプOP２の電
源を切りパワーダウンした状態でもマルチプレク
サがオフ状態を維持できる利点をもつものでＭ２
１，Ｍ２２がそれぞれマルチプレクサを構成する
トランジスタでNchトランジスタＭ２２のＰウエ
ル領域はＭ２３，Ｍ２４及びＭ２５，Ｍ２６及び
Ｍ２７で構成されるスイツチ回路により入力端、
出力端、GND電位のうち一つを選ぶ、入力端と
出力端の電位差はOP２により極性を示す信号に
変えられこれとコントロール信号をNORゲート
で処理した信号をＭ２５，Ｍ２６へ、コントロー
ル信号の反転信号とOP２の出力をNANDゲート
で処理した信号をＭ２３，Ｍ２４へ、またコント
ロール信号の反転信号がＭ２７に入つており、Ｍ
２１，Ｍ２２がコントロール信号によりオン、オ
フするに従いＭ２３〜Ｍ２７へ必要な信号が送ら
れる。
す。これはコントロール信号が低レベルの時つま
りマルチプレクサがオフ状態のＭ２２のＰウエル
電位をGND電位にする事でオペアンプOP２の電
源を切りパワーダウンした状態でもマルチプレク
サがオフ状態を維持できる利点をもつものでＭ２
１，Ｍ２２がそれぞれマルチプレクサを構成する
トランジスタでNchトランジスタＭ２２のＰウエ
ル領域はＭ２３，Ｍ２４及びＭ２５，Ｍ２６及び
Ｍ２７で構成されるスイツチ回路により入力端、
出力端、GND電位のうち一つを選ぶ、入力端と
出力端の電位差はOP２により極性を示す信号に
変えられこれとコントロール信号をNORゲート
で処理した信号をＭ２５，Ｍ２６へ、コントロー
ル信号の反転信号とOP２の出力をNANDゲート
で処理した信号をＭ２３，Ｍ２４へ、またコント
ロール信号の反転信号がＭ２７に入つており、Ｍ
２１，Ｍ２２がコントロール信号によりオン、オ
フするに従いＭ２３〜Ｍ２７へ必要な信号が送ら
れる。
以上の説明はＮ型基板上にＰウエル領域を作る
型のＣ−MOSであつたがＰ型基板上にＮウエル
領域を作る型のＣ−MOSの場合も極性、導電型
が前記説明と異なるだけでまつたく等価のものが
できることは明らかである。
型のＣ−MOSであつたがＰ型基板上にＮウエル
領域を作る型のＣ−MOSの場合も極性、導電型
が前記説明と異なるだけでまつたく等価のものが
できることは明らかである。
以上詳細に説明したように本発明によれば入力
端と出力端の電位差およびその極性を気にする事
なく電源電圧レベルからGNDレベルに至る信号
を伝達する事ができ、かつバイポーラトランジス
タ効果による基板−出力端間（コレクタ−エミツ
タ間）に電流が流れない為サイリスタ効果（ラツ
チアツプ）及び基板に電流が流れる事により起こ
るロジツクの誤動作を防ぐことができる。さらに
入力端に電荷を蓄えた容量を使用する事もできる
特徴も合せてもたせる事ができる。
端と出力端の電位差およびその極性を気にする事
なく電源電圧レベルからGNDレベルに至る信号
を伝達する事ができ、かつバイポーラトランジス
タ効果による基板−出力端間（コレクタ−エミツ
タ間）に電流が流れない為サイリスタ効果（ラツ
チアツプ）及び基板に電流が流れる事により起こ
るロジツクの誤動作を防ぐことができる。さらに
入力端に電荷を蓄えた容量を使用する事もできる
特徴も合せてもたせる事ができる。
第１図は従来例を示す図、第２図は従来例が動
作状態にある時を示す図、第３図は従来例の断面
構造を示す図、第４図は本発明の実施例の一例を
示す図、第５図は本発明の他の実施例の一例を示
す図である。 Ｍ１，Ｍ３，Ｍ１１，Ｍ１３，Ｍ１５，Ｍ２
１，Ｍ２３，Ｍ２５……PchMOSFET、Ｍ２，
Ｍ４，Ｍ５，Ｍ１２，Ｍ１４，Ｍ１６，Ｍ２２，
Ｍ２４，Ｍ２６，Ｍ２７……NchMOSFET、Ｉ
１，Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２，Ｉ２３…
…インバータ、OP１，OP２……オペアンプ、Ｇ
１……NORゲート、Ｇ２……NANDゲート。
作状態にある時を示す図、第３図は従来例の断面
構造を示す図、第４図は本発明の実施例の一例を
示す図、第５図は本発明の他の実施例の一例を示
す図である。 Ｍ１，Ｍ３，Ｍ１１，Ｍ１３，Ｍ１５，Ｍ２
１，Ｍ２３，Ｍ２５……PchMOSFET、Ｍ２，
Ｍ４，Ｍ５，Ｍ１２，Ｍ１４，Ｍ１６，Ｍ２２，
Ｍ２４，Ｍ２６，Ｍ２７……NchMOSFET、Ｉ
１，Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２，Ｉ２３…
…インバータ、OP１，OP２……オペアンプ、Ｇ
１……NORゲート、Ｇ２……NANDゲート。
Claims (1)
- 【特許請求の範囲】 １ 相補型電界効果トランジスタであり、半導体
基板上の第１の領域に形成される第１のトランジ
スタと、基板と逆導電型の第２の領域に形成され
る第２のトランジスタとのソースおよびドレイン
がそれぞれ並列に接続され、一方が入力端、他方
が出力端とされて入力される制御信号により導通
および非導通制御されるスイツチ回路が形成され
たアナログマルチプレクサにおいて、 前記入力端および前記出力端間の電位を比較す
る比較器と、 この比較器の出力により前記第２のトランジス
タが形成されている第２の領域をどちらか負側の
電位にある前記入力端または出力端に接続するス
イツチ回路と を備えたことを特徴とするアナログマルチプレク
サ。 ２ このマルチプレクサが非導通のときに導通
し、導通のとき非導通となるスイツチが前記第２
の領域と共通電位との間に設けられた特許請求の
範囲第１項記載のアナログマルチプレクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305283A JPS59158624A (ja) | 1983-03-01 | 1983-03-01 | アナログマルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305283A JPS59158624A (ja) | 1983-03-01 | 1983-03-01 | アナログマルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158624A JPS59158624A (ja) | 1984-09-08 |
| JPH0334252B2 true JPH0334252B2 (ja) | 1991-05-22 |
Family
ID=12375992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305283A Granted JPS59158624A (ja) | 1983-03-01 | 1983-03-01 | アナログマルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158624A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3485702D1 (de) * | 1983-09-19 | 1992-06-11 | Alcatel Nv | Elektronische kontakte und hinzugefuegte schaltungen. |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151527A (ja) * | 1983-02-10 | 1984-08-30 | Toshiba Corp | Ｍｏｓ型スイツチ回路 |
-
1983
- 1983-03-01 JP JP3305283A patent/JPS59158624A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59158624A (ja) | 1984-09-08 |
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