JPH0439785B2 - - Google Patents
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- Publication number
- JPH0439785B2 JPH0439785B2 JP58082608A JP8260883A JPH0439785B2 JP H0439785 B2 JPH0439785 B2 JP H0439785B2 JP 58082608 A JP58082608 A JP 58082608A JP 8260883 A JP8260883 A JP 8260883A JP H0439785 B2 JPH0439785 B2 JP H0439785B2
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- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- integrated circuit
- output
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、マスタースライス方式により回路
結線が行われる半導体集積回路装置に関するもの
で、例えば、ゲートアレイを構成する半導体集積
回路装置の静電破壊防止に有効な技術に関するも
のである。
結線が行われる半導体集積回路装置に関するもの
で、例えば、ゲートアレイを構成する半導体集積
回路装置の静電破壊防止に有効な技術に関するも
のである。
半導体集積回路の製造技術の進展によつて、
益々素子の微細化が図られている。このような素
子の微細化に伴い、その静電破壊防止に対する高
信頼性の要求が高まつている。
益々素子の微細化が図られている。このような素
子の微細化に伴い、その静電破壊防止に対する高
信頼性の要求が高まつている。
本願発明者は、回路を構成する素子を適当に配
置した基本パターンを形成しておいて、この素子
間を必要に応じて相互接続する配線マスクのみを
変更することで各種の回路機能を持つ半導体集積
回路装置を得るというマスタースライス方式を利
用して、静電破壊防止機能の強化を図ることを考
えた。
置した基本パターンを形成しておいて、この素子
間を必要に応じて相互接続する配線マスクのみを
変更することで各種の回路機能を持つ半導体集積
回路装置を得るというマスタースライス方式を利
用して、静電破壊防止機能の強化を図ることを考
えた。
この発明の目的は、実質的な素子を増加させる
ことなく、静電破壊防止機能の向上を図つた半導
体集積回路装置を提供することにある。
ことなく、静電破壊防止機能の向上を図つた半導
体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるのであろう。
特徴は、この明細書の記述および添付図面から明
らかになるのであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、入力端子として使用される外部端
子に、その入力回路には使用しない素子をマスタ
ースライス方式により接続して静電破壊防止用容
量として用いることによつて、静電破壊防止機能
の強化を達成するものである。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、入力端子として使用される外部端
子に、その入力回路には使用しない素子をマスタ
ースライス方式により接続して静電破壊防止用容
量として用いることによつて、静電破壊防止機能
の強化を達成するものである。
図面には、この発明の一実施例の要部回路図が
示されている。同図の各回路素子は、公知の半導
体集積回路の製造技術によつて、シリコンのよう
な半導体基板上において形成される。
示されている。同図の各回路素子は、公知の半導
体集積回路の製造技術によつて、シリコンのよう
な半導体基板上において形成される。
同図の実施例では、特に制限されないが、ｐチ
ヤネンルMOSFET（絶縁ゲート形電界効果トラ
ンジスタ）とｎチヤンネルMOSFETとで構成さ
れたCMOS（相補型MOS）によつて構成されたゲ
ートアレイの入力、出力部の回路が示されてい
る。
ヤネンルMOSFET（絶縁ゲート形電界効果トラ
ンジスタ）とｎチヤンネルMOSFETとで構成さ
れたCMOS（相補型MOS）によつて構成されたゲ
ートアレイの入力、出力部の回路が示されてい
る。
すなわち、抵抗ＲとMOSFETQ１とは、公知
の静電破壊防止回路を構成し、ｐチヤネンル
MOSFETQ２とｎチヤンネルMOSFETQ３と
は、入力回路を構成する素子として形成されてい
る。また、ｐチヤネンルMOSFETQ４とｎチヤ
ンネルMOSFETQ５とは、出力回路を構成する
素子として形成されている。
の静電破壊防止回路を構成し、ｐチヤネンル
MOSFETQ２とｎチヤンネルMOSFETQ３と
は、入力回路を構成する素子として形成されてい
る。また、ｐチヤネンルMOSFETQ４とｎチヤ
ンネルMOSFETQ５とは、出力回路を構成する
素子として形成されている。
ボンデイング等により外部端子と接続されるパ
ツドＰ１を入力端子として用いる場合、この実施
例においては、上記入力回路及び出力回路を構成
する基本パターンがマスタースライス方式によつ
て同図に示すように結線される。すなわち、パツ
ドＰ１は、静電破壊防止回路の入力側端子Ｔ１に
接続される。その出力側端子Ｔ２は、上記
MOSFETQ２，Ｑ３のゲートに接続される。ま
た、これらのMOSFETQ２，Ｑ３のドレインは、
共通接続されて次段（図示せず）の内部回路に導
かれる配線に接続される。上記MOSFETQ２の
ソースは、電源電圧線Vccに接続され、上記
MOSFETQ３のソースは、回路の接地電位線に
接続される。このようにして、入力回路が構成さ
れる。
ツドＰ１を入力端子として用いる場合、この実施
例においては、上記入力回路及び出力回路を構成
する基本パターンがマスタースライス方式によつ
て同図に示すように結線される。すなわち、パツ
ドＰ１は、静電破壊防止回路の入力側端子Ｔ１に
接続される。その出力側端子Ｔ２は、上記
MOSFETQ２，Ｑ３のゲートに接続される。ま
た、これらのMOSFETQ２，Ｑ３のドレインは、
共通接続されて次段（図示せず）の内部回路に導
かれる配線に接続される。上記MOSFETQ２の
ソースは、電源電圧線Vccに接続され、上記
MOSFETQ３のソースは、回路の接地電位線に
接続される。このようにして、入力回路が構成さ
れる。
この実施例では、出力回路を構成する
MOSFETQ４，Ｑ５が使用されないことに着目
して、これらのMOSFETQ４，Ｑ５を静電破壊
防止用の容量素子として有効利用するものであ
る。
MOSFETQ４，Ｑ５が使用されないことに着目
して、これらのMOSFETQ４，Ｑ５を静電破壊
防止用の容量素子として有効利用するものであ
る。
すなわち、特に制限されないが、上記
MOSFETQ４，Ｑ５のドレインを共通化して、
上記パツドＰ１に接続する。また、これらの
MOSFETQ４，Ｑ５を単なる容量素子として機
能させるため、そのゲートとソースとを共通化し
て、それぞれ電源電圧線Vcc、接地電位線に接続
することによつて定常的にオフ状態にさせておく
ものである。
MOSFETQ４，Ｑ５のドレインを共通化して、
上記パツドＰ１に接続する。また、これらの
MOSFETQ４，Ｑ５を単なる容量素子として機
能させるため、そのゲートとソースとを共通化し
て、それぞれ電源電圧線Vcc、接地電位線に接続
することによつて定常的にオフ状態にさせておく
ものである。
なお、上記同様な抵抗R′及びMOSFETQ１′，
Ｑ４′ないしＱ５′からなる基本パターンにより、
パツドＰ２を出力端子として用い時には、同図に
示すように、出力素子を構成するMOSFETQ
４′，Ｑ５′のドレインが共通化されて上記パツド
Ｐ２に接続される。また、これらのMOSFETQ
４′，Ｑ５′のゲートは、共通化されて図示しない
内部回路で形成された出力すべき信号が伝達され
る信号線に接続され、それぞれのソースは電源電
圧線Vccと回路の接地線に接続される。
Ｑ４′ないしＱ５′からなる基本パターンにより、
パツドＰ２を出力端子として用い時には、同図に
示すように、出力素子を構成するMOSFETQ
４′，Ｑ５′のドレインが共通化されて上記パツド
Ｐ２に接続される。また、これらのMOSFETQ
４′，Ｑ５′のゲートは、共通化されて図示しない
内部回路で形成された出力すべき信号が伝達され
る信号線に接続され、それぞれのソースは電源電
圧線Vccと回路の接地線に接続される。
このような出力回路にあつては、比較的大きな
サイズのMOSFETQ４′，Ｑ５′のドレイン領域
により、外部端子からの静電気に対して十分な耐
圧を持つものとなるので、上記静電破壊防止回路
等を接続する必要はない。
サイズのMOSFETQ４′，Ｑ５′のドレイン領域
により、外部端子からの静電気に対して十分な耐
圧を持つものとなるので、上記静電破壊防止回路
等を接続する必要はない。
(1) 比較的大きなサイズの出力MOSFETのドレ
イン領域を利用した容量が入力端子Ｐ１に接続
されることによつて、その帯電電荷を受ける容
量の容量値が大きくなるから発出する電圧（Ｖ
＝Ｑ／Ｃ）を小さくするとともに、その寄生容
量と等価抵抗との積分動作とにより、静電破壊
防止能力を大幅に向上させることができる。
イン領域を利用した容量が入力端子Ｐ１に接続
されることによつて、その帯電電荷を受ける容
量の容量値が大きくなるから発出する電圧（Ｖ
＝Ｑ／Ｃ）を小さくするとともに、その寄生容
量と等価抵抗との積分動作とにより、静電破壊
防止能力を大幅に向上させることができる。
(2) 特別な回路素子を用いることなく、使用して
いない素子を利用するものであるので、実質的
な集積度を低下させることがないという効果が
得られる。
いない素子を利用するものであるので、実質的
な集積度を低下させることがないという効果が
得られる。
(3) 特に、ゲートアレイによつて構成される半導
体集積回路装置においては、１つの外部端子に
入力用素子と、出力用素子とが形成されるもの
であるから、静電破壊防止回路を必要とする入
力回路では、使用されない出力用素子の有効利
用が図られるという効果が得られる。
体集積回路装置においては、１つの外部端子に
入力用素子と、出力用素子とが形成されるもの
であるから、静電破壊防止回路を必要とする入
力回路では、使用されない出力用素子の有効利
用が図られるという効果が得られる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記実施例において、
MOSFETQ４，Ｑ５のドレインを静電破壊防止
回路の出力側端子Ｔ２に接続するものであつても
よい。また、出力MOSFETQ４，Ｑ５の内、一
方のMOSFETのみを使用するものであつてもよ
い。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記実施例において、
MOSFETQ４，Ｑ５のドレインを静電破壊防止
回路の出力側端子Ｔ２に接続するものであつても
よい。また、出力MOSFETQ４，Ｑ５の内、一
方のMOSFETのみを使用するものであつてもよ
い。
また、入力回路及び出力回路の具体的回路構成
は、上記インバータ回路の他ゲート機能あるいは
トライステート（３状態）出力機能等を持つ回路
であつてもよい。
は、上記インバータ回路の他ゲート機能あるいは
トライステート（３状態）出力機能等を持つ回路
であつてもよい。
〔利用分野〕
以上の説明では主として本願発明者によつてな
された発明をその背景となつた利用分野である
CMOSゲートアレイに適用した場合を説明した
が、これに限定されるものでなく、例えば、バイ
ポーラ型トランジスタを用いたECL（エミツタ・
カツプルド・ロジツク）等で構成されたゲートア
レイ等、マスタースライス方式により回路機能が
設計される各種の半導体集積回路装置に広く利用
できるものである。
された発明をその背景となつた利用分野である
CMOSゲートアレイに適用した場合を説明した
が、これに限定されるものでなく、例えば、バイ
ポーラ型トランジスタを用いたECL（エミツタ・
カツプルド・ロジツク）等で構成されたゲートア
レイ等、マスタースライス方式により回路機能が
設計される各種の半導体集積回路装置に広く利用
できるものである。
図面は、この発明の要部一実施例を示す回路図
である。
である。
Claims (1)
- 【特許請求の範囲】 １ マスタースライス方式により回路機能が設定
される半導体集積回路装置において、入力端子と
して使用される外部端子に、その入力回路機能で
は使用しない素子を静電破壊防止用容量として接
続することを特徴とする半導体集積回路装置。 ２ 各信号用外部端子には、入力回路を構成する
素子と出力回路を構成する素子とがそれぞれ形成
されているものであり、上記使用しない素子は出
力用素子であることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。 ３ 上記半導体集積回路装置は、ゲートアレイを
構成するものであることを特徴とする特許請求の
範囲第１又は２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082608A JPS59208771A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082608A JPS59208771A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208771A JPS59208771A (ja) | 1984-11-27 |
| JPH0439785B2 true JPH0439785B2 (ja) | 1992-06-30 |
Family
ID=13779184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082608A Granted JPS59208771A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208771A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218143A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| JPH0630379B2 (ja) * | 1985-12-20 | 1994-04-20 | 日本電気株式会社 | マスタスライス式半導体装置 |
| JPS62268143A (ja) * | 1986-05-16 | 1987-11-20 | Nec Corp | 半導体装置 |
| JP2518852B2 (ja) * | 1987-06-12 | 1996-07-31 | 富士通株式会社 | 半導体集積回路装置 |
| JPH05326895A (ja) * | 1992-05-26 | 1993-12-10 | Sharp Corp | マスタースライス型集積回路 |
| JPH10125801A (ja) * | 1996-09-06 | 1998-05-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115844A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-05-13 JP JP58082608A patent/JPS59208771A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59208771A (ja) | 1984-11-27 |
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