JPH058584B2 - - Google Patents
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- JPH058584B2 JPH058584B2 JP57216821A JP21682182A JPH058584B2 JP H058584 B2 JPH058584 B2 JP H058584B2 JP 57216821 A JP57216821 A JP 57216821A JP 21682182 A JP21682182 A JP 21682182A JP H058584 B2 JPH058584 B2 JP H058584B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路装置に係り、特に微
細化MOSトランジスタより成るLSIに最適なLSI
の構成に関する。
細化MOSトランジスタより成るLSIに最適なLSI
の構成に関する。
従来、半導体集積回路においては、第１図に示
したように外部電源端子２と、接地端子３の間に
メモリ回路、論理回路、アナログ回路などから成
る回路部分１を接続して用いていた。近年、これ
らのIC、LSIは周辺ICとのインタフエースを重視
し、使い易さの点から外部電源電圧を5Vで用い
ている。
したように外部電源端子２と、接地端子３の間に
メモリ回路、論理回路、アナログ回路などから成
る回路部分１を接続して用いていた。近年、これ
らのIC、LSIは周辺ICとのインタフエースを重視
し、使い易さの点から外部電源電圧を5Vで用い
ている。
一方、内部回路を構成する絶縁ゲート形電界効
果トランジスタ（以下MOSトランジスタと略記
する）においては、比例縮少側にもとずいてデバ
イスの寸法が年々小さくなつており、LSIの高集
積、高性能化を可能にしてきた。ところが、デバ
イスの寸法を小さくしていくと、高エネルギの電
子がゲート絶縁膜に注入され、しきい電圧の変化
が相互コンダクタンスの低下などを生じる現象が
顕著になつてくる。例えば、ゲートとドレインに
所定の電圧を印加し30秒後に素子のしきい電圧を
測定するとその絶対値が変化する現象である。こ
のような条件での測定結果、ただしこのときドレ
インとソースを電圧印加時とは逆転させて測定を
行なつた結果を、第２図Ａ，Ｂに示す。第２図Ａ
はｎチヤネルMOSトランジスタのしきい値電圧
変化を示し、第２図Ｂに示すｐチヤネルMOSト
ランジスタよりもしきい電圧の変化が低い電圧で
起こりやすいことがわかる。また、特にｎチヤネ
ルMOSトランジスタの場合には、もはや電源電
圧5Vでは信頼性の点で使用できない領域に近ず
きつつある。当然ながら、デバイスをさらに微細
化すれば上記現象が生じる電圧が増々低くなり、
電源電圧５ボルトで使用した場合、LSIの動作速
度が遅くなつたり、最悪の場合破壊に至るように
なる。
果トランジスタ（以下MOSトランジスタと略記
する）においては、比例縮少側にもとずいてデバ
イスの寸法が年々小さくなつており、LSIの高集
積、高性能化を可能にしてきた。ところが、デバ
イスの寸法を小さくしていくと、高エネルギの電
子がゲート絶縁膜に注入され、しきい電圧の変化
が相互コンダクタンスの低下などを生じる現象が
顕著になつてくる。例えば、ゲートとドレインに
所定の電圧を印加し30秒後に素子のしきい電圧を
測定するとその絶対値が変化する現象である。こ
のような条件での測定結果、ただしこのときドレ
インとソースを電圧印加時とは逆転させて測定を
行なつた結果を、第２図Ａ，Ｂに示す。第２図Ａ
はｎチヤネルMOSトランジスタのしきい値電圧
変化を示し、第２図Ｂに示すｐチヤネルMOSト
ランジスタよりもしきい電圧の変化が低い電圧で
起こりやすいことがわかる。また、特にｎチヤネ
ルMOSトランジスタの場合には、もはや電源電
圧5Vでは信頼性の点で使用できない領域に近ず
きつつある。当然ながら、デバイスをさらに微細
化すれば上記現象が生じる電圧が増々低くなり、
電源電圧５ボルトで使用した場合、LSIの動作速
度が遅くなつたり、最悪の場合破壊に至るように
なる。
本発明の目的は、微細化MOSトランジスタを
用いた相補型MOS（以下、CMOSと略記する）集
積回路において、上記の特性変動を生じないで高
集積、高性能のLSIを実現しうる集積回路装置を
提供することにある。
用いた相補型MOS（以下、CMOSと略記する）集
積回路において、上記の特性変動を生じないで高
集積、高性能のLSIを実現しうる集積回路装置を
提供することにある。
本発明の原理概念を第３図Ａで説明する。第３
図Ａにおいて、２は外部電源電圧端子（電圧
Vc1）５はVc1をもとにVc1よりも低く、微細化
MOSトランジスタで構成された主要回路部６の
特性変動をきたさない程度の電圧Vc2を発生させ
る電源回路部、７はVc2の端子である。本発明
は、第３図の破線で示した領域４を同一基板に集
積化し、外部から供給される電圧はVc1である
が、同一基板内で発生したVc2（＜Vc1）によつて
主要回路を動作させることにある。
図Ａにおいて、２は外部電源電圧端子（電圧
Vc1）５はVc1をもとにVc1よりも低く、微細化
MOSトランジスタで構成された主要回路部６の
特性変動をきたさない程度の電圧Vc2を発生させ
る電源回路部、７はVc2の端子である。本発明
は、第３図の破線で示した領域４を同一基板に集
積化し、外部から供給される電圧はVc1である
が、同一基板内で発生したVc2（＜Vc1）によつて
主要回路を動作させることにある。
第３図ＢはVc1とVc2の関係を示したものであ
る。本発明では外部電源電圧がある値（Vc1′）
以上になるとVc2が一定値のままクランプされる
様な電源回路５を用いる。
る。本発明では外部電源電圧がある値（Vc1′）
以上になるとVc2が一定値のままクランプされる
様な電源回路５を用いる。
以上の様な構成をとることにより、(1)外部から
供給される電源電圧は従来と同様5Vが使用でき、
周辺ICとのインタフエースが容易で使い易いLSI
が実現できる、(2)内部回路を微細化MOSトラン
ジスタで構成しても、この電源電圧は外部より供
給される電圧より低いため特性変動などの悪影響
を受けることがない、(3)微細化MOSトランジス
タを用いて大容量、高速、低消費電力のメモリ
LSIや大規模論理LSIなどが信頼性よく実現でき
る。さらには、従来よりCMOS構造の内部に寄
生するpnpn型素子が低抵抗状態になつて異常な
大電流が電源と接地端子間に流れる、いわゆるラ
ツチアツプ現象に対しても、強い耐性を示す。何
故なら、ｎ型基板にVc1、ｐチヤネルMOSトラン
ジスタのドレインとなるp+層にVc2、ｐ型ウエル
に接地電圧、をそれぞれ印加することができ、従
来のVc1＝Vc2となつている構造に比べ横形pnpバ
イポーラ・トランジスタが外部からの雑音電流に
対して動作しにくくなつているためである。
供給される電源電圧は従来と同様5Vが使用でき、
周辺ICとのインタフエースが容易で使い易いLSI
が実現できる、(2)内部回路を微細化MOSトラン
ジスタで構成しても、この電源電圧は外部より供
給される電圧より低いため特性変動などの悪影響
を受けることがない、(3)微細化MOSトランジス
タを用いて大容量、高速、低消費電力のメモリ
LSIや大規模論理LSIなどが信頼性よく実現でき
る。さらには、従来よりCMOS構造の内部に寄
生するpnpn型素子が低抵抗状態になつて異常な
大電流が電源と接地端子間に流れる、いわゆるラ
ツチアツプ現象に対しても、強い耐性を示す。何
故なら、ｎ型基板にVc1、ｐチヤネルMOSトラン
ジスタのドレインとなるp+層にVc2、ｐ型ウエル
に接地電圧、をそれぞれ印加することができ、従
来のVc1＝Vc2となつている構造に比べ横形pnpバ
イポーラ・トランジスタが外部からの雑音電流に
対して動作しにくくなつているためである。
まず第４図に示すのは、前項でのべたCMOS
構造を有する半導体回路に本発明を適用した実施
例を示す。外部電源電圧端子２から印加される電
圧Vc1はn+領域２２６を介してｎ型基板２０２に
印加される。またこの電圧Vc1は電源回路部５を
介して電圧Vc2に変換され、主要回路の各部に印
加される。図では便宜上電源回路部５を基板２０
２とは別に記載しているが、実際には基板２０２
上にこの回路を形成する。ｐ型ウエル２０４、及
び２０６はそれぞれp+領域２０８，２１０を介
して接地されている。また基板２０２の表面の
p+領域２１６，２１８で形成するｐ型MOSトラ
ンジスタと、ｐ型ウエル２０４中のn+領域２１
２，２１４で形成するｎ型MOSトランジスタと
でCMOSインバータを構成しており、ｐ型トラ
ンジスタのドレイン２１６には電源回路部から電
圧Vc2が供給される。一方、ｐ型ウエル２０６に
はn+領域２２０，２２２，２２４などで形成さ
れるnMOSトランジスタにより回路が形成され、
抵抗２２８を介して電圧Vc2が供給されている。
構造を有する半導体回路に本発明を適用した実施
例を示す。外部電源電圧端子２から印加される電
圧Vc1はn+領域２２６を介してｎ型基板２０２に
印加される。またこの電圧Vc1は電源回路部５を
介して電圧Vc2に変換され、主要回路の各部に印
加される。図では便宜上電源回路部５を基板２０
２とは別に記載しているが、実際には基板２０２
上にこの回路を形成する。ｐ型ウエル２０４、及
び２０６はそれぞれp+領域２０８，２１０を介
して接地されている。また基板２０２の表面の
p+領域２１６，２１８で形成するｐ型MOSトラ
ンジスタと、ｐ型ウエル２０４中のn+領域２１
２，２１４で形成するｎ型MOSトランジスタと
でCMOSインバータを構成しており、ｐ型トラ
ンジスタのドレイン２１６には電源回路部から電
圧Vc2が供給される。一方、ｐ型ウエル２０６に
はn+領域２２０，２２２，２２４などで形成さ
れるnMOSトランジスタにより回路が形成され、
抵抗２２８を介して電圧Vc2が供給されている。
第５図Ａは第３図の構成を実現した実施例の回
路構成図、第５図Ｂは所定の電圧Vc2を得るため
の基準電圧VR発生回路構成図である。第５図に
おいて、４０１，４０２，４０３はｐチヤネル
MOSトランジスタ、４０４，４０５，４０６，
４０７，４０８，４２３，４２４はｎチヤネル
MOSトランジスタである。５の部分が第３図に
おける電源回路で４０１，４０２，４０４，４７
５で構成される差動増幅器と、４０７なる定電流
源、４０７のゲート電圧を発生させるための４１
５の抵抗とMOSダイオード４０６より成る回路
部分に分かれこれが、最終のｐチヤネルMOSト
ランジスタ４０３を駆動する構成となつている。
路構成図、第５図Ｂは所定の電圧Vc2を得るため
の基準電圧VR発生回路構成図である。第５図に
おいて、４０１，４０２，４０３はｐチヤネル
MOSトランジスタ、４０４，４０５，４０６，
４０７，４０８，４２３，４２４はｎチヤネル
MOSトランジスタである。５の部分が第３図に
おける電源回路で４０１，４０２，４０４，４７
５で構成される差動増幅器と、４０７なる定電流
源、４０７のゲート電圧を発生させるための４１
５の抵抗とMOSダイオード４０６より成る回路
部分に分かれこれが、最終のｐチヤネルMOSト
ランジスタ４０３を駆動する構成となつている。
従つて、電源回路５の差動増幅器は、差動接続
のMOSトランジスタ４０４，４０５と、この差
動接続のMOSトランジスタ４０４，４０５のド
レインにそのドレインが接続されたカレントミラ
ー接続の負荷MOSトランジスタ４０１，４０２
と定電流源MOSトランジスタ４０７とから構成
され、MOSトランジスタ４０５のゲートとMOS
トランジスタ４０４のゲートとはこの差動増幅器
の反転入力端子４１２と非反転入力端子４１１と
なり、MOSトランジスタ４０２，４０５のドレ
インはこの差動増幅器の出力となり、この出力は
ｐチヤネル出力MOSトランジスタ４０３のゲー
トに印加されている。４０５のゲート４１２（差
動増幅器の反転入力端子）に基準電圧VRを設定
すると、ｐチヤネル出力MOSトランジスタ４０
３のドレイン出力４１３が４０４のゲート端子４
１１と接続されているためフイードバツクがかか
り、出力４１３にはVRとほぼ同じ電圧Vc2が現わ
れる。
のMOSトランジスタ４０４，４０５と、この差
動接続のMOSトランジスタ４０４，４０５のド
レインにそのドレインが接続されたカレントミラ
ー接続の負荷MOSトランジスタ４０１，４０２
と定電流源MOSトランジスタ４０７とから構成
され、MOSトランジスタ４０５のゲートとMOS
トランジスタ４０４のゲートとはこの差動増幅器
の反転入力端子４１２と非反転入力端子４１１と
なり、MOSトランジスタ４０２，４０５のドレ
インはこの差動増幅器の出力となり、この出力は
ｐチヤネル出力MOSトランジスタ４０３のゲー
トに印加されている。４０５のゲート４１２（差
動増幅器の反転入力端子）に基準電圧VRを設定
すると、ｐチヤネル出力MOSトランジスタ４０
３のドレイン出力４１３が４０４のゲート端子４
１１と接続されているためフイードバツクがかか
り、出力４１３にはVRとほぼ同じ電圧Vc2が現わ
れる。
また、主要回路６に急激な電流変化があつた場
合に出力電圧の値が急激に変化しない様に、端子
７に大きな容量を付加するとよい。
合に出力電圧の値が急激に変化しない様に、端子
７に大きな容量を付加するとよい。
上記基準電圧VRの発生回路は、第５図Ｂに示
した様に、抵抗４２１とダイオード接続されたｎ
チヤネルMOSトランジスタ４２３，４２４等で
構成される。したがつて、ｎチヤネルMOSトラ
ンジスタのしきい電圧をVToとすると、VRｎ×
VToとなる。なお、ｎは縦属接続するｎチヤネル
MOSトランジスタの個数で、この値は所望によ
り任意に設定すればよい。また、本実施例では、
ｎチヤネルMOSトランジスタと抵抗を用いて説
明したが、ｐチヤネルおよびｎチヤネルMOSト
ランジスタと抵抗あるいは、すべてｐチヤネル
MOSトランジスタを用いても容易に実現できる。
した様に、抵抗４２１とダイオード接続されたｎ
チヤネルMOSトランジスタ４２３，４２４等で
構成される。したがつて、ｎチヤネルMOSトラ
ンジスタのしきい電圧をVToとすると、VRｎ×
VToとなる。なお、ｎは縦属接続するｎチヤネル
MOSトランジスタの個数で、この値は所望によ
り任意に設定すればよい。また、本実施例では、
ｎチヤネルMOSトランジスタと抵抗を用いて説
明したが、ｐチヤネルおよびｎチヤネルMOSト
ランジスタと抵抗あるいは、すべてｐチヤネル
MOSトランジスタを用いても容易に実現できる。
従つて第５図Ａ，Ｂの実施例によれば、差動接
続のMOSトランジスタ４０４，４０５と、カレ
ントミラー接続の負荷MOSトランジスタ４０１，
４０２とから構成された差動増幅器とｐチヤネル
出力MOSトランジスタ４０３とは、基準電圧VR
が入力され、その出力から低出力インピーダンス
で同じ基準電圧VRを取り出すボルテージフオロ
ワーとして動作するので、電源端子７に接続され
た内部回路６の電流変動にもかかわらず、略一定
の第２の電源電圧Vc2を得ることができる。
続のMOSトランジスタ４０４，４０５と、カレ
ントミラー接続の負荷MOSトランジスタ４０１，
４０２とから構成された差動増幅器とｐチヤネル
出力MOSトランジスタ４０３とは、基準電圧VR
が入力され、その出力から低出力インピーダンス
で同じ基準電圧VRを取り出すボルテージフオロ
ワーとして動作するので、電源端子７に接続され
た内部回路６の電流変動にもかかわらず、略一定
の第２の電源電圧Vc2を得ることができる。
また第５図Ａの電源回路の実施例によれば、外
部からの第１の電源電圧Vc1が第５図Ｂの基準電
圧発生回路から発生される基準電圧VR≒ｎ×VTo
以下に低下すると、第５図Ｂの基準電圧発生回路
のダイオード接続ｎチヤネルMOSトランジスタ
４２３，４２４がカツトオフするので、基準電圧
発生回路から発生される基準電圧VRは外部から
の第１の電源電圧Vc1とほぼ等しくなり、この場
合もｐチヤネル出力MOSトランジスタ４０３の
ドレイン出力４１３から差動増幅器の非反転入力
端子４１１へのフイードバツクにより出力４１３
から得られる第２の電源電圧Vc2も外部からの第
１の電源電圧Vc1とほぼ等しくなろうとする。こ
の際に、差動増幅器の出力４１３としてのMOS
トランジスタ４０２，４０５の共通ドレインは低
レベルの接地電位に向かつて変化することができ
るので、ｐチヤネル出力MOSトランジスタ４０
３は充分導通状態に駆動され、外部からの第１の
電源電圧Vc1は導通状態のｐチヤネル出力MOSト
ランジスタ４０３のソース・ドレイン経路を介し
て第２の電源電圧Vc2として出力４１３から得ら
れることができる。このように、外部からの第１
の電源電圧Vc1が基準電圧VR以下に低下した場合
に、第５図Ａ，Ｂの電源回路はほぼ電圧ロスする
ことなくほぼそのまま第２の電源電圧Vc2として
内部回路に供給することが可能となるものであ
る。
部からの第１の電源電圧Vc1が第５図Ｂの基準電
圧発生回路から発生される基準電圧VR≒ｎ×VTo
以下に低下すると、第５図Ｂの基準電圧発生回路
のダイオード接続ｎチヤネルMOSトランジスタ
４２３，４２４がカツトオフするので、基準電圧
発生回路から発生される基準電圧VRは外部から
の第１の電源電圧Vc1とほぼ等しくなり、この場
合もｐチヤネル出力MOSトランジスタ４０３の
ドレイン出力４１３から差動増幅器の非反転入力
端子４１１へのフイードバツクにより出力４１３
から得られる第２の電源電圧Vc2も外部からの第
１の電源電圧Vc1とほぼ等しくなろうとする。こ
の際に、差動増幅器の出力４１３としてのMOS
トランジスタ４０２，４０５の共通ドレインは低
レベルの接地電位に向かつて変化することができ
るので、ｐチヤネル出力MOSトランジスタ４０
３は充分導通状態に駆動され、外部からの第１の
電源電圧Vc1は導通状態のｐチヤネル出力MOSト
ランジスタ４０３のソース・ドレイン経路を介し
て第２の電源電圧Vc2として出力４１３から得ら
れることができる。このように、外部からの第１
の電源電圧Vc1が基準電圧VR以下に低下した場合
に、第５図Ａ，Ｂの電源回路はほぼ電圧ロスする
ことなくほぼそのまま第２の電源電圧Vc2として
内部回路に供給することが可能となるものであ
る。
以上の半導体集積回路は、主要回路部６と同一
チツプ上に集積されるが、上記電源回路部自体が
特性変動を生じてはならない。そこで、第５図Ａ
の回路ブロツク６以外のMOSトランジスタは、
回路ブロツク６のMOSトランジスタよりチヤネ
ル長の長いものが望ましい。特に、ｎチヤネル
MOSトランジスタは、前記したように高電圧に
弱いため、長いチヤネル長のものを使用する必要
がある。例えば、Vc1を5Vで動作させるとき、主
要回路部６にチヤネル長１ミクロン〜1.5ミクロ
ンあるいはそれ以下のｎチヤネルMOSトランジ
スタを用いた場合、電源回路部５のｎチヤネル
MOSトランジスタは２ミクロン以上のチヤネル
長で十分である。また、ｐチヤネルMOSトラン
ジスタは、その特性に応じて、主要回路部６と同
じチヤネル長か、もしくは上述したｎチヤネル
MOSトランジスタの場合と同様の対応をとるこ
とが望ましい。
チツプ上に集積されるが、上記電源回路部自体が
特性変動を生じてはならない。そこで、第５図Ａ
の回路ブロツク６以外のMOSトランジスタは、
回路ブロツク６のMOSトランジスタよりチヤネ
ル長の長いものが望ましい。特に、ｎチヤネル
MOSトランジスタは、前記したように高電圧に
弱いため、長いチヤネル長のものを使用する必要
がある。例えば、Vc1を5Vで動作させるとき、主
要回路部６にチヤネル長１ミクロン〜1.5ミクロ
ンあるいはそれ以下のｎチヤネルMOSトランジ
スタを用いた場合、電源回路部５のｎチヤネル
MOSトランジスタは２ミクロン以上のチヤネル
長で十分である。また、ｐチヤネルMOSトラン
ジスタは、その特性に応じて、主要回路部６と同
じチヤネル長か、もしくは上述したｎチヤネル
MOSトランジスタの場合と同様の対応をとるこ
とが望ましい。
第６図は、本発明の参考例を示したものであ
る。第６図において、５は電源回路部、４１３は
５の出力端子部、４１１は電源回路へのフイード
バツク端子で、主要回路部６の電源端子７に接続
されている。さらに、４１３と７の間にはnpn型
バイポーラトランジスタ５０１と５０２がダーリ
ントン接続されている。本参考例の特徴は、微細
化MOSトランジスタで構成された主要回路部６
に大電流を供給しやすくし、かつ、４１３の負荷
を小さくして第４図の電源回路５が高速動作でき
る様に、上記バイポーラ・トランジスタを電流供
給用デバイスとして用いた点にある。本参考例で
は、バイポーラ・トランジスタ２段のダーリント
ン接続で説明したが、高性能のバイポーラ・トラ
ンジスタを用いれば１段だけでよく、また、複数
個のバイポーラ・トランジスタのダーリントン接
続あるいは並列接続でもよい。４１３と４１１
（７）の間に上記バイポーラ・トランジスタを設
けても、本発明の目的であるVRVc2の特性がえ
られることは言うまでもなく、大電流領域に至る
まで、Vc2の電位低下がなく良好な特性が実験結
果からえられている。５０３なる容量は、主要回
路部６で急激な電流変化があつても端子７の電圧
が急激に変動せず、６の電気的特性に支障を与え
ない様にするために設けたものである。
る。第６図において、５は電源回路部、４１３は
５の出力端子部、４１１は電源回路へのフイード
バツク端子で、主要回路部６の電源端子７に接続
されている。さらに、４１３と７の間にはnpn型
バイポーラトランジスタ５０１と５０２がダーリ
ントン接続されている。本参考例の特徴は、微細
化MOSトランジスタで構成された主要回路部６
に大電流を供給しやすくし、かつ、４１３の負荷
を小さくして第４図の電源回路５が高速動作でき
る様に、上記バイポーラ・トランジスタを電流供
給用デバイスとして用いた点にある。本参考例で
は、バイポーラ・トランジスタ２段のダーリント
ン接続で説明したが、高性能のバイポーラ・トラ
ンジスタを用いれば１段だけでよく、また、複数
個のバイポーラ・トランジスタのダーリントン接
続あるいは並列接続でもよい。４１３と４１１
（７）の間に上記バイポーラ・トランジスタを設
けても、本発明の目的であるVRVc2の特性がえ
られることは言うまでもなく、大電流領域に至る
まで、Vc2の電位低下がなく良好な特性が実験結
果からえられている。５０３なる容量は、主要回
路部６で急激な電流変化があつても端子７の電圧
が急激に変動せず、６の電気的特性に支障を与え
ない様にするために設けたものである。
上述したnpn型バイポーラ・トランジスタは、
通常のCMOS構造で容易に実現できる。すなわ
ち、ｎ形基板をコレクタ、ｐ形ウエルをベース、
ｎ形高濃度層をエミツタとすればよい。コレクタ
が同一基板で共通であり、ダーリントン接続も容
易にできる。
通常のCMOS構造で容易に実現できる。すなわ
ち、ｎ形基板をコレクタ、ｐ形ウエルをベース、
ｎ形高濃度層をエミツタとすればよい。コレクタ
が同一基板で共通であり、ダーリントン接続も容
易にできる。
第６図で示した本参考例では、第１の電源電圧
Vc1が基準電圧VRより高い場合は、第２の電源電
圧Vc2≒VRとなり、正常な動作を達成することが
できるが、第１の電源電圧Vc1が基準電圧発生回
路の基準電圧VR以下に低下すると、下記の理由
により第２の電源電圧Vc2≒第１の電源電圧Vc1
とすることができず、電圧ロスが生じてしまうも
のである。
Vc1が基準電圧VRより高い場合は、第２の電源電
圧Vc2≒VRとなり、正常な動作を達成することが
できるが、第１の電源電圧Vc1が基準電圧発生回
路の基準電圧VR以下に低下すると、下記の理由
により第２の電源電圧Vc2≒第１の電源電圧Vc1
とすることができず、電圧ロスが生じてしまうも
のである。
すなわち、電源回路５の出力４１３からのフイ
ードバツク４１１により、出力７から得られる第
２の電源電圧Vc2が第１の電源電圧Vc1と等しく
なるためには、ダーリントン接続されたnpn型バ
イポーラトランジスタ５０１，５０２のベース・
エミツタ間電圧2VBEだけ出力７より高い電圧を
電源回路５の出力４１３が出力して、トランジス
タ５０１のベースを駆動する必要がある。
ードバツク４１１により、出力７から得られる第
２の電源電圧Vc2が第１の電源電圧Vc1と等しく
なるためには、ダーリントン接続されたnpn型バ
イポーラトランジスタ５０１，５０２のベース・
エミツタ間電圧2VBEだけ出力７より高い電圧を
電源回路５の出力４１３が出力して、トランジス
タ５０１のベースを駆動する必要がある。
これに必要なベース駆動電圧はVc1＋2VBEであ
るのに対し、第１の電源電圧Vc1が供給される電
源回路５の出力４１３の最大出力はVc1でり、到
底Vc1＋2VBEの電圧は出力することができない。
るのに対し、第１の電源電圧Vc1が供給される電
源回路５の出力４１３の最大出力はVc1でり、到
底Vc1＋2VBEの電圧は出力することができない。
従つて、第６図の本参考例では、出力７より得
られる第２の電源電圧Vc2はVc1−2VBEとなり、
外部からの第１の電源電圧Vc1が基準電圧VR以下
に低下した場合に電圧ロスすることなくそのまま
第２の電源電圧Vc2として内部回路に供給するこ
とが不可能となるものである。
られる第２の電源電圧Vc2はVc1−2VBEとなり、
外部からの第１の電源電圧Vc1が基準電圧VR以下
に低下した場合に電圧ロスすることなくそのまま
第２の電源電圧Vc2として内部回路に供給するこ
とが不可能となるものである。
このような、電圧ロスは第６図のダーリントン
接続npn型バイポーラトランジスタ５０１，５０
２をｎチヤネル出力MOSトランジスタに置換し
た場合も生じるものとなり、かかる置換の際の電
圧ロスはｎチヤネル出力MOSトランジスタのゲ
ート・ソース間のしきい値電圧Vthとなることが
理解できる。
接続npn型バイポーラトランジスタ５０１，５０
２をｎチヤネル出力MOSトランジスタに置換し
た場合も生じるものとなり、かかる置換の際の電
圧ロスはｎチヤネル出力MOSトランジスタのゲ
ート・ソース間のしきい値電圧Vthとなることが
理解できる。
第７図は、本発明の他の実施例を示したもので
ある。第７図において、６０１，６０２は電源回
路部、６０３，６０４は微細化MOSトランジス
タで構成された主要回路部である。本実施例の特
徴は、主要回路部を複数に分割し、それぞれの電
源６０５，６０６を個々の電源回路から供給する
ことにある。本構成により、主要回路部に流れる
電流を分散して供給することができ、急激な電流
の変化、あるいは大電流に対しても、同一チツプ
内で十分に対処することができる。
ある。第７図において、６０１，６０２は電源回
路部、６０３，６０４は微細化MOSトランジス
タで構成された主要回路部である。本実施例の特
徴は、主要回路部を複数に分割し、それぞれの電
源６０５，６０６を個々の電源回路から供給する
ことにある。本構成により、主要回路部に流れる
電流を分散して供給することができ、急激な電流
の変化、あるいは大電流に対しても、同一チツプ
内で十分に対処することができる。
以上の通り、本発明によれば、主要回路の素子
を微細化しても、これに伴なう特性変動などの悪
影響がなく、しかも従来の集積回路と同一の電源
で用いることができる高集積、高信頼性の集積回
路を得ることができ、CMOS構造のラツチアツ
プ現象に対しても強い耐性をもたせることができ
る。
を微細化しても、これに伴なう特性変動などの悪
影響がなく、しかも従来の集積回路と同一の電源
で用いることができる高集積、高信頼性の集積回
路を得ることができ、CMOS構造のラツチアツ
プ現象に対しても強い耐性をもたせることができ
る。
第１図は従来の集積回路の構成、第２図Ａ，Ｂ
はMOSトランジスタのしきい値変化を示す特性
図、第３図Ａ，Ｂは本発明の基本構成を示すブロ
ツク図、及びその特性図、第４図は本発明の実施
例の断面図、第５図、第７図はそれぞれ本発明の
実施例を示すブロツク図、第６図は本発明の参考
例を示すブロツク図である。 ２…外部電源電圧端子、５…電源回路、６…主
要回路、４０１，４０２，４０３…ｐチヤネル
MOSトランジスタ、４０４，４０５，４０６，
４０７，４０８，４２３，４２４…ｎチヤネル
MOSトランジスタ。
はMOSトランジスタのしきい値変化を示す特性
図、第３図Ａ，Ｂは本発明の基本構成を示すブロ
ツク図、及びその特性図、第４図は本発明の実施
例の断面図、第５図、第７図はそれぞれ本発明の
実施例を示すブロツク図、第６図は本発明の参考
例を示すブロツク図である。 ２…外部電源電圧端子、５…電源回路、６…主
要回路、４０１，４０２，４０３…ｐチヤネル
MOSトランジスタ、４０４，４０５，４０６，
４０７，４０８，４２３，４２４…ｎチヤネル
MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 外部から供給される第１の電源電圧で動作
し、該第１の電源電圧より低い第２の電源電圧を
出力する電源回路を半導体集積回路装置の基板上
に設け、 該基板上に形成されるとともに１ミクロン乃至
1.5ミクロンあるいはそれ以下のチヤネル長の
MOSトランジスタを有する内部回路を上記電源
回路から出力された上記第２の電源電圧で動作せ
しめ、 上記電源回路は、 上記第１の電源電圧が供給されることにより基
準電圧を発生する基準電圧発生回路と、 その反転入力端子に上記基準電圧発生回路から
発生された上記基準電圧が供給される差動増幅器
と、 そのゲートが該差動増幅器の出力に接続され、
そのソースが上記第１の電源電圧に接続され、そ
のドレイン出力が上記差動増幅器の非反転入力端
子にフイードバツクされるｐチヤネル出力MOS
トランジスタから構成され、 該ｐチヤネル出力MOSトランジスタの該ドレ
イン出力より上記第２の電源電圧を得ることを特
徴とする半導体集積回路装置。 ２ 上記電源回路の上記差動増幅器は、 上記反転入力端子と上記非反転入力端子とにそ
のゲートが接続された差動接続のMOSトランジ
スタと、 該差動接続のMOSトランジスタのドレインに
そのドレインが接続されたカレントミラー接続の
負荷MOSトランジスタとを含むことを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装
置。 ３ 上記電源回路の上記基準電圧発生回路は従属
接続されたダイオード接続の複数のMOSトラン
ジスタを含むことを特徴とする特許請求の範囲第
１項または第２項記載の半導体集積回路装置。 ４ 上記電源回路は、上記内部回路で用いるｐチ
ヤネルおよびｎチヤネルMOSトランジスタのチ
ヤネル長よりも長いチヤネル長を有するｐチヤネ
ルおよびｎチヤネルMOSトランジスタを基本構
成とする素子で構成されることを特徴とする特許
請求の範囲第１項から第３項のいずれかに記載の
半導体集積回路装置。 ５ 上記第２の電源電圧に、上記基板上に集積し
た容量を付加したことを特徴とする特許請求の範
囲第４項記載の半導体集積回路装置。 ６ 上記電源回路は、上記基板上で複数個設けら
れ、該電源回路より出力される複数個の第２の電
源で複数個に分割した内部回路を動作させること
を特徴とする特許請求の範囲第４項または第５項
に記載の半導体集積回路装置。 ７ 内部回路を上記電源回路から出力された上記
第２の電源電圧で動作せしめることにより上記チ
ヤネル長を有するMOSトランジスタのしきい値
電圧の変化を防止したことを特徴とする特許請求
の範囲第１項から第６項のいずれかに記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216821A JPS59107560A (ja) | 1982-12-13 | 1982-12-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216821A JPS59107560A (ja) | 1982-12-13 | 1982-12-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107560A JPS59107560A (ja) | 1984-06-21 |
| JPH058584B2 true JPH058584B2 (ja) | 1993-02-02 |
Family
ID=16694414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216821A Granted JPS59107560A (ja) | 1982-12-13 | 1982-12-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107560A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2869791B2 (ja) * | 1988-08-31 | 1999-03-10 | 株式会社日立製作所 | 半導体集積回路装置およびそれを応用した電子装置 |
| JPH02196469A (ja) * | 1989-01-25 | 1990-08-03 | Fujitsu Ltd | 半導体装置 |
| DE69532553T2 (de) | 1994-11-30 | 2004-12-23 | Sharp K.K. | Entwicklungsgerät |
| JP3068513B2 (ja) * | 1997-07-04 | 2000-07-24 | 日本電気株式会社 | 半導体装置、その製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423340A (en) * | 1977-07-22 | 1979-02-21 | Hitachi Ltd | Mis semiconductor integrated circuit |
| JPS5539412A (en) * | 1978-09-13 | 1980-03-19 | Hitachi Ltd | Insulating gate field effect transistor integrated circuit and its manufacture |
| JPS5673468A (en) * | 1979-11-21 | 1981-06-18 | Toshiba Corp | Mos type semiconductor device |
| JPS5693360A (en) * | 1979-12-26 | 1981-07-28 | Mitsubishi Electric Corp | Semiconductor device |
| JPS56115570A (en) * | 1980-02-18 | 1981-09-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS56146275A (en) * | 1980-02-29 | 1981-11-13 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Insulating gate type field-effect transistor |
| JPS56146276A (en) * | 1980-02-29 | 1981-11-13 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Insulating gate type field-effect transistor |
| JPS5710822A (en) * | 1980-06-23 | 1982-01-20 | Toshiba Corp | Integrated circuit device |
| JPS5741721A (en) * | 1980-08-26 | 1982-03-09 | Seiko Instr & Electronics Ltd | Constant voltage power circuit |
| JPS57126161A (en) * | 1981-01-28 | 1982-08-05 | Nec Corp | Integrated circuit device |
-
1982
- 1982-12-13 JP JP57216821A patent/JPS59107560A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59107560A (ja) | 1984-06-21 |
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