JPH0334320A - Formation of metal wiring structure for semiconductor device - Google Patents
Formation of metal wiring structure for semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の金属配線構造の形成方法に関し
、特にビアホール埋め込み多層配線構造の形成方法に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for forming a metal interconnection structure for a semiconductor device, and particularly to a method for forming a via hole embedded multilayer interconnection structure.
従来のビアホール埋め込み方法としては、スパッタ法に
よる埋め込みが行われていた。第４図は、従来法による
ビアホール埋め込みについて工程順に示した図である。As a conventional method for filling via holes, filling was performed by sputtering. FIG. 4 is a diagram showing the process order of via hole filling by the conventional method.
まず第４図（ａ）に示したごとく、半導体基板４０１上
に形成された絶縁膜４０２上に、従来のスパッタ法によ
りアルミニウム等の配線層となる金属膜を形成した後、
リソグラフィーによりパターニングを行ない下層配線４
０３を形成する。次に第４図（ｂ）に示したごとく、層
間絶縁膜４０４を形成した後リソグラフィーによりビア
ホール４０５を形成する。さらに第４図（Ｃ）に示した
ごとく、スパッタ法により、ビアホールの埋め込みとア
ルミニウム等の上層配線４０６を形成する。しかし、半
導体装置の微細化によりビアホールの径に対する深さの
割合が増加してきたために、配線切れなどの問題を生じ
やすくなっている。First, as shown in FIG. 4(a), a metal film such as aluminum that will become a wiring layer is formed on an insulating film 402 formed on a semiconductor substrate 401 by a conventional sputtering method.
Patterning is performed by lithography to lower layer wiring 4.
Form 03. Next, as shown in FIG. 4(b), after forming an interlayer insulating film 404, a via hole 405 is formed by lithography. Further, as shown in FIG. 4(C), via holes are filled and an upper layer wiring 406 of aluminum or the like is formed by sputtering. However, due to the miniaturization of semiconductor devices, the ratio of the depth to the diameter of the via hole has increased, making it easier for problems such as wire breakage to occur.
このような問題に対して近年、選択タングステン気相成
長により、ビアホール内に選択的にタングステンを埋め
込む構造が提唱されている。第５図は、この構造を示し
た図である０図に示したようにこの構造は、パターニン
グした下層配線層５０３の上に形成されたビアホールに
、選択気相成長法により配線層となる金属が露出された
ビアホール内のみにタングステン５０７を成長させて二
層目の配線層（上層配線）との接続を行うことによって
実現される。To address these problems, a structure has recently been proposed in which tungsten is selectively buried in via holes by selective tungsten vapor phase growth. FIG. 5 is a diagram showing this structure. As shown in FIG. This is achieved by growing tungsten 507 only in the exposed via hole and connecting it to the second wiring layer (upper layer wiring).
上述した従来の選択タングステン気相成長によるビアホ
ール埋め込み方法では、埋め込みの際に接続すべき配線
金属の表面に形成されている安定な酸化皮膜のために接
着性、及び電気特性に問題がある。このため酸化皮膜を
除去するための工程を必要とし、その工程によりビアホ
ール埋め込みの際に選択性が低下する場合もある。The conventional via hole filling method using selective tungsten vapor phase growth described above has problems with adhesiveness and electrical properties due to the stable oxide film formed on the surface of the wiring metal to be connected during filling. Therefore, a process for removing the oxide film is required, and this process may reduce selectivity when filling via holes.
本発明の半導体装置の金属配線構造の形成方法は、半導
体基板上に設けられた第一の絶縁膜上に所定形状にパタ
ーニングされた第一の金属膜及び前記第一の金属膜の少
なくとも上部を覆いその酸化物が前記第一の金属膜の酸
化物より不安定な元素からなる第二の金属膜を形成して
下層配線体を形成する工程と、前記第二の金属膜を少な
くとも選択的にケイ化物に変換したのち第二の絶縁膜を
堆積しその後前記ケイ化物表面に達するビアホールを形
成するか又は第二の絶縁膜を堆積したのち前記第二の金
属膜表面に達するビアホールを形成しその後露出した前
記第二の金属膜をケイ化物に変換する工程と、前記ビア
ホール底部のケイ化物をタングステンのハロゲン化物と
反応させて前記第二の金属膜を構成する元素及びタング
ステンからなる金属膜を形成する工程と、前記ビアホー
ル内にタングステンを選択的に成長させる工程とを含む
というものである。A method for forming a metal wiring structure of a semiconductor device according to the present invention includes a first metal film patterned in a predetermined shape on a first insulating film provided on a semiconductor substrate, and at least an upper part of the first metal film. forming a lower wiring body by forming a second metal film whose oxide is made of an element more unstable than the oxide of the first metal film; and at least selectively removing the second metal film. After converting into silicide, a second insulating film is deposited, and then a via hole is formed that reaches the surface of the silicide, or a second insulating film is deposited, and a via hole that reaches the surface of the second metal film is formed, and then Converting the exposed second metal film into silicide, and reacting the silicide at the bottom of the via hole with tungsten halide to form a metal film consisting of tungsten and the elements constituting the second metal film. and selectively growing tungsten within the via hole.
〔実施例１〕 以下本発明の実施例について図面を参照して説明する。[Example 1] Embodiments of the present invention will be described below with reference to the drawings.
第１図（ａ）〜（ｆ）は本発明の実施例１を説明するた
め工程順に配置した半導体チップの縦断面図である。ま
ず、第１図（ａ）に示すごとく、半導体基板１０１上の
絶縁膜１０２上にアルミニウム膜１０３ａを通常のスパ
ッタ法により厚さ約０．５μｍ全面成長する。次に第１
図（ｂ）に示すごとく通常のリソグラフィー技術により
配線層をパターニングして形成した後、モノシランガス
と六フッ化タングステンの流量比を０．５とし、２００
℃〜３００℃の基板温度で選択気相成長法を行い、タン
グステン膜１０８でアルミニウム膜１０３ｂをカバーし
、同一装置内で４５０℃でシランガスとタングステン膜
１０８を反応させて
Ｗ＋２８ ｉ Ｈ４→Ｗ Ｓ ！ ２ ＋ ４ Ｈｚの
反応により、第１図（Ｃ）に示すごとく、タングステン
のケイ化物１０９を形成する。FIGS. 1(a) to 1(f) are longitudinal cross-sectional views of semiconductor chips arranged in the order of steps for explaining Embodiment 1 of the present invention. First, as shown in FIG. 1(a), an aluminum film 103a is grown on the entire surface of the insulating film 102 on the semiconductor substrate 101 to a thickness of about 0.5 μm by a normal sputtering method. Next, the first
As shown in Figure (b), after patterning and forming a wiring layer using normal lithography technology, the flow rate ratio of monosilane gas and tungsten hexafluoride was set to 0.5, and
Selective vapor phase growth is performed at a substrate temperature of 300°C to 300°C, the aluminum film 103b is covered with the tungsten film 108, and the silane gas and tungsten film 108 are reacted at 450°C in the same apparatus to form W+28 i H4→WS! Through the reaction at 2 + 4 Hz, a tungsten silicide 109 is formed as shown in FIG. 1(C).
次に第１図（ｄ）に示すごとく層間絶縁膜１０４を約１
μｍ形成後リングラフイーによりビアホール１０５のパ
ターニングを行う。さらに、第１図（ｅ）に示すごとく
タングステン気相成長装置内で六フッ化タングステンと
タングステンのケイ化物１０９を２５０℃で反応させ、
次式の反応により、タングステンのケイ化物１０９をタ
ングステンにした後、六フッ化タングステンとモノシラ
ンによりビアホール内にタングステン１０７を選択的に
埋め込む。Next, as shown in FIG. 1(d), the interlayer insulating film 104 is
After the μm formation, via hole 105 is patterned using phosphor phy. Furthermore, as shown in FIG. 1(e), tungsten hexafluoride and tungsten silicide 109 are reacted at 250°C in a tungsten vapor phase growth apparatus.
After the tungsten silicide 109 is converted to tungsten by the following reaction, tungsten 107 is selectively embedded in the via hole using tungsten hexafluoride and monosilane.
４ ＷＦ ａ＋ ３ ＷＳ ｉ２→７Ｗ＋６ＳｉＦｔこ
の上に第１図（「）に示すごとく、アルミニウムをスパ
ッタ法により全面成長した後、リソグラフィーにより第
二配線層１０６のパターニングを行う。4 WF a+ 3 WS i2→7W+6SiFt As shown in FIG. 1 ( ), aluminum is grown on the entire surface by sputtering, and then a second wiring layer 106 is patterned by lithography.
アルミニウムに比較してタングステンのケイ化物は酸化
し難いのでビアホールの埋め込み前に酸化物除去工程を
必要とせず、又このケイ化物をタングステンに変えてか
ら埋め込みを行うので、アルミニウム膜とタングステン
の界面にアルミニウムのフッ化物ができる恐れがない。Compared to aluminum, tungsten silicide is difficult to oxidize, so there is no need for an oxide removal process before filling the via hole, and since the silicide is converted to tungsten before filling, the interface between the aluminum film and tungsten is There is no risk of aluminum fluoride forming.
又、第１図（ｂ）を用いて説明した工程などでタングス
テン膜の表面が酸化したとしてもアルミニウムの酸化物
に比較して容易に除去できるので問題はない。Further, even if the surface of the tungsten film is oxidized in the process described using FIG. 1(b), there is no problem because it can be removed more easily than aluminum oxide.
〔実施例２〕
第２図（ａ）〜（ｆ）は本発明の実施例２を説明するた
め工程順に配置した半導体チップの縦断面図である。第
２図（ａ）に示したように半導体基板２０１上の層間絶
縁膜２０２上にアルミニウムなスパッタ法により約０．
５μｍ程全面皮長した後に同一装置内でスパッタ法によ
りモリブデン膜２１０ａを全面成長させる。[Embodiment 2] FIGS. 2(a) to 2(f) are longitudinal cross-sectional views of semiconductor chips arranged in the order of steps for explaining Embodiment 2 of the present invention. As shown in FIG. 2(a), aluminum is sputtered onto an interlayer insulating film 202 on a semiconductor substrate 201 to form an aluminum film with a thickness of about 0.00 nm.
After the entire surface has been grown to a thickness of about 5 μm, a molybdenum film 210a is grown over the entire surface by sputtering in the same apparatus.
次に第２図（ｂ）に示すごとく通常のリングラフイー技
術によりパターニングしてアルミニウム膜２０３ ｂ、
モリブデン膜２１０ｂからなる下層配線を形成する。さ
らに第２図（ｃ）に示すごとく層間絶縁膜２０４を１μ
ｍ形成した後第２図（ｄ）に示すごとくリングラフイー
によりビアホールのパターニングを行った後、レジスト
膜２１１を残したまま約２５ｋｅＶ、ｌＸｌ０１３〜ｌ
Ｘｌ０”１ｏｎｓ／ａａでシリコンイオン注入を行って
からレジスト膜２１１を除去した後、５２５℃の熱処理
によりモリブデンのケイ化物２１２を形成する。Next, as shown in FIG. 2(b), the aluminum film 203b,
A lower layer wiring made of a molybdenum film 210b is formed. Furthermore, as shown in FIG. 2(c), the interlayer insulating film 204 is
After forming the via hole, as shown in FIG. 2(d), a via hole was patterned by ring graphie, and then the resist film 211 was exposed to about 25 keV, lXl013~l, while leaving the resist film 211.
After performing silicon ion implantation at Xl0''1 ons/aa and removing the resist film 211, a molybdenum silicide 212 is formed by heat treatment at 525°C.
次にモリブデンのケイ化物２１２を六フッ化タングステ
ンと反応させて、
４ＷＦｓ＋ ３Ｍｏ Ｓ ｉ ｚ−４Ｗ＋ ３Ｍｏ ＋
６８ ｉ Ｆ４の反応により第２図（「）に示すよう
にモリブデンのケイ化物２１２をモリブデンとタングス
テンとからなる金属層２１３・としてからモノシランガ
スと六フッ化タングステンの流量比０．５、基板温度２
００℃〜３００℃で選択タングステン気相成長を行い、
ビアホール内にタングステン２０７を埋め込んだ後、第
二層目の配線層２０６をスパッタ法とリソグラフィーに
より形成する。この方法によれば、アルミニウム膜２０
３ａとモリブデン膜２１０ａを同一装置内で形成するの
で酸化アルミニウムが形成される恐れがなく配線体はす
べて金属で形成されるため、より低抵抗のビアホール埋
め込みが可能となる。Next, molybdenum silicide 212 is reacted with tungsten hexafluoride to form 4WFs+ 3Mo Si z-4W+ 3Mo +
68 i F4 reaction turns the molybdenum silicide 212 into a metal layer 213 consisting of molybdenum and tungsten as shown in FIG.
Perform selective tungsten vapor phase growth at 00°C to 300°C,
After filling the via hole with tungsten 207, a second wiring layer 206 is formed by sputtering and lithography. According to this method, the aluminum film 20
Since the molybdenum film 210a and the molybdenum film 210a are formed in the same device, there is no fear that aluminum oxide will be formed, and the wiring body is entirely made of metal, making it possible to fill the via hole with lower resistance.
〔実施例３〕
第３図（ａ）〜（「）は本発明の実施例３を説明するた
め工程順に配置した半導体チップの縦断面図である。第
３図（ａ）に示すごとく半導体基板３０１上の絶縁膜３
０２上にアルミニウムをスパッタ法により約０．５μｍ
程全面皮長した後同一装置内でスパッタ法により厚さ１
０００〜２０００人のコバルト膜３１４ａを全面成長さ
せる。次に第２図（ｂ）に示すごとくリソグラフィーに
より配線パターンを形成し、これを気相成長装置内で３
５０℃でシランガスとコバルト膜３１４ｂを反応させて
、
Ｃｏ＋２Ｓ ｉＨ，−＋ＣｏＳ ｉ２＋４Ｈｚの反応に
より第３図（Ｃ）に示すごとくコバルトのケイ化物３１
５とし、層間絶縁膜３０４を成長させた後にリソグラフ
ィーによりビアホール３０５のパターニングを行う。[Example 3] Figures 3(a) to 3(') are vertical cross-sectional views of semiconductor chips arranged in the order of steps to explain Example 3 of the present invention.As shown in Figure 3(a), a semiconductor substrate Insulating film 3 on 301
Approximately 0.5 μm of aluminum is deposited on 02 by sputtering method.
After lengthening the entire surface, the thickness is 1 mm using sputtering method in the same equipment.
A cobalt film 314a of 000 to 2000 layers is grown on the entire surface. Next, as shown in FIG. 2(b), a wiring pattern is formed by lithography, and this is 3
The silane gas and the cobalt film 314b are reacted at 50° C., and a cobalt silicide 31 is formed as shown in FIG.
5, and after growing an interlayer insulating film 304, patterning of via holes 305 is performed by lithography.
さらに第３図（ｄ）に示すごとく２５０℃で六フッ化タ
ングステンと反応させて
４ ＷＦ ｓ＋ ３ Ｃｏ Ｓ ｉ ｔ＝ ４ Ｗ＋ａ
Ｃｏ ＋６８ ｉ Ｆ ４の反応によりコバルトのケ
イ化物３１５をコバルトとタングステンとからなる金属
層３１６としてから、モノシランガスと六フッ化タング
ステンの流量比０．５、基板温度２００℃〜３００℃で
シラン還元により、ビアホール内にタングステン３０７
を埋め込んだ後、第３図（ｅ）に示すごとく４５０℃で
タングステンとシランガスとを反応させてビアホール内
のタングステン３０７０表面層をＷ＋ Ｓ ｉ Ｈ４→
ｗｓ ｉ ２＋ ４ Ｈ！の反応によりタングステンの
ケイ化物３１７とした後、第３図（ｆ）に示すごとくス
パッタとリソグラフィーにより第二層目な配線層を形成
する。この方法は、第二層目の配線層を形成する際にビ
アホールに埋め込まれたタングステン表面に形成される
タングステンの酸化物の形成をタングステンのケイ化物
３１７により防ぐのでより低抵抗のビアホール埋め込み
を行うことが可能となる。Furthermore, as shown in FIG. 3(d), it was reacted with tungsten hexafluoride at 250°C to form 4 WF s+ 3 Co Si t= 4 W+a.
After converting the cobalt silicide 315 into a metal layer 316 made of cobalt and tungsten by a reaction of Co + 68 i F 4 , it is reduced by silane reduction at a flow rate ratio of monosilane gas and tungsten hexafluoride of 0.5 and a substrate temperature of 200°C to 300°C. , Tungsten 307 inside the via hole
After filling the tungsten 3070 surface layer in the via hole with W+ Si H4 →
ws i 2+ 4 H! After forming tungsten silicide 317 through the reaction described above, a second wiring layer is formed by sputtering and lithography as shown in FIG. 3(f). In this method, the tungsten silicide 317 prevents the formation of tungsten oxide on the surface of the tungsten filled in the via hole when forming the second wiring layer, so the via hole can be filled with lower resistance. becomes possible.
以上説明した実施例において純粋なアルミニウムの代り
にＳｉやＣｕを不純物として添加したアルミニウムを使
用してもよい。又、各実施例において第二の金属膜の材
料としてはタングステン、モリブデン、コバルト、ニッ
ケルのいずれか一つを任意に入れかえて使用してもよい
。In the embodiments described above, aluminum doped with Si or Cu as an impurity may be used instead of pure aluminum. Further, in each embodiment, any one of tungsten, molybdenum, cobalt, and nickel may be used in place of the material for the second metal film.
以上説明したように本発明は配線層となる第一の金属膜
の上に比較的不安定な酸化膜を形成する第二の金属膜で
被膜し、さらにそれをケイ化物に変えることによりビア
ホール埋め込みの際の前処理を容易にする効果がある。As explained above, in the present invention, a first metal film serving as a wiring layer is coated with a second metal film that forms a relatively unstable oxide film, and then the via hole is filled by changing it to a silicide. This has the effect of making pretreatment easier.
さらにこのケイ化物を第二の金属とタングステンからな
る金属層にすることにより、より低抵抗で、かつ接着性
の良いビアホール埋め込みができるという効果がある。Furthermore, by using this silicide as a metal layer consisting of a second metal and tungsten, it is possible to fill the via hole with lower resistance and better adhesiveness.
第１図（ａ）〜（ｆ）は、実施例１を工程順に説明禎
するためア蕎面図、第２図（ａ）〜（「）は、実施例２
を工程順に説明するための縦断面図、第３図（ａ）〜（
「）は、実施例３を工程順に説明するための縦断面図、
第４図（ａ）〜（ｃ）は、従来例を工程順に説明するた
めの縦断面図、第５図は他の従来例を説明するための縦
断面図である。
１０１．２０１，３０１，４０１・・・・・・半導体基
板、１０２，２０２，３０２，４０２・・・・・・絶縁
膜、１０３ａ、１０３ｂ、２０３ａ、２０３ｂ、３０３
ａ、３０３ｂ、４０３，５０３−−アルミニウム膜（配
線層となる第一の金属膜）、１０４，２０４゜３０４．
４０４，５０４・・・・・・層間絶縁膜、１０５゜２０
５．３０５，４０５・・・・・・ビアホール、１０６゜
２０６．３０６，４０６，５０６・・・・・・上層配線
、１０７．２０７，３０７，５０７・・・・・・タング
ステン、１０８・・・・・・タングステン！、１０９・
・・・・・タングステンのケイ化物、２１０ａ、２１０
ｂ・・・・・・モリブデン膜、２１１・・・・・・レジ
スト膜、２１２・・・・・・モリブデンのケイ化物、２
１３・・・・・・モリブデンとタングステンとからなる
金属層、３１４ａ、３１４ｂ・・・・・・コバルト膜、
３１５・・・・・・コバルトのケイ化物、３１６・・・
・・・コバルトとタングステンからなる金属層、３１７
・・・・・・タングステンのケイ化物。Figures 1 (a) to (f) are side views for explaining Example 1 in the order of steps, and Figures 2 (a) to ('') are Figures for Example 2.
3(a) to (3) are vertical cross-sectional views for explaining the steps
") is a vertical cross-sectional view for explaining Example 3 in the order of steps,
FIGS. 4(a) to 4(c) are vertical cross-sectional views for explaining a conventional example in the order of steps, and FIG. 5 is a vertical cross-sectional view for explaining another conventional example. 101.201, 301, 401... Semiconductor substrate, 102, 202, 302, 402... Insulating film, 103a, 103b, 203a, 203b, 303
a, 303b, 403, 503--aluminum film (first metal film serving as wiring layer), 104, 204° 304.
404,504...Interlayer insulating film, 105°20
5.305,405...Via hole, 106°206.306,406,506...Upper layer wiring, 107.207,307,507...Tungsten, 108... ···tungsten! , 109・
...Tungsten silicide, 210a, 210
b...Molybdenum film, 211...Resist film, 212...Molybdenum silicide, 2
13...Metal layer consisting of molybdenum and tungsten, 314a, 314b...Cobalt film,
315... Cobalt silicide, 316...
...Metal layer consisting of cobalt and tungsten, 317
...Tungsten silicide.
Claims (3)
形状にパターニングされた第一の金属膜及び前記第一の
金属膜の少なくとも上部を覆いその酸化物が前記第一の
金属膜の酸化物より不安定な元素からなる第二の金属膜
を形成して下層配線体を形成する工程と、前記第二の金
属膜を少なくとも選択的にケイ化物に変換したのち第二
の絶縁膜を堆積しその後前記ケイ化物表面に達するビア
ホールを形成するか又は第二の絶縁膜を堆積したのち前
記第二の金属膜表面に達するビアホールを形成しその後
露出した前記第二の金属膜をケイ化物に変換する工程と
、前記ビアホール底部のケイ化物をタングステンのハロ
ゲン化物と反応させて前記第二の金属膜を構成する元素
及びタングステンからなる金属膜を形成する工程と、前
記ビアホール内にタングステンを選択的に成長させる工
程とを含むことを特徴とする半導体装置の金属配線構造
の形成方法。(1) A first metal film patterned into a predetermined shape on a first insulating film provided on a semiconductor substrate, and an oxide of the first metal film that covers at least an upper part of the first metal film. a second insulating film after at least selectively converting the second metal film into a silicide; or depositing a second insulating film and forming a via hole reaching the surface of the second metal film, and then depositing the exposed second metal film into the silicide. a step of reacting the silicide at the bottom of the via hole with a tungsten halide to form a metal film consisting of tungsten and the elements constituting the second metal film, and selecting tungsten in the via hole. 1. A method for forming a metal wiring structure for a semiconductor device, the method comprising the step of growing a metal interconnection structure.
属膜はタングステン膜、モリブデン膜、コバルト膜又は
ニッケル膜である請求項（１）記載の半導体装置の金属
配線構造の形成方法。(2) The method for forming a metal wiring structure for a semiconductor device according to claim (1), wherein the first metal film is an aluminum film, and the second metal film is a tungsten film, a molybdenum film, a cobalt film, or a nickel film.
１）記載の半導体装置の金属配線構造の形成方法。(3) Claim in which the second metal film is formed by selective vapor phase epitaxy (
1) A method for forming a metal wiring structure of a semiconductor device as described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16946189A JP2770433B2 (en) | 1989-06-29 | 1989-06-29 | Method for forming metal wiring structure of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16946189A JP2770433B2 (en) | 1989-06-29 | 1989-06-29 | Method for forming metal wiring structure of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334320A true JPH0334320A (en) | 1991-02-14 |
| JP2770433B2 JP2770433B2 (en) | 1998-07-02 |
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ID=15887008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP16946189A Expired - Lifetime JP2770433B2 (en) | 1989-06-29 | 1989-06-29 | Method for forming metal wiring structure of semiconductor device |
Country Status (1)
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| JP (1) | JP2770433B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004505805A (en) * | 2000-08-07 | 2004-02-26 | マスターメイラー ステーショナリー リミテッド | Letter paper |
-
1989
- 1989-06-29 JP JP16946189A patent/JP2770433B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004505805A (en) * | 2000-08-07 | 2004-02-26 | マスターメイラー ステーショナリー リミテッド | Letter paper |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2770433B2 (en) | 1998-07-02 |
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