JPH0334326A - 半導体ウェーハ - Google Patents
半導体ウェーハInfo
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- JPH0334326A JPH0334326A JP1169460A JP16946089A JPH0334326A JP H0334326 A JPH0334326 A JP H0334326A JP 1169460 A JP1169460 A JP 1169460A JP 16946089 A JP16946089 A JP 16946089A JP H0334326 A JPH0334326 A JP H0334326A
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- JP
- Japan
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- epitaxial
- yield
- high concentration
- silicon substrate
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体ウェーハに関し、特に半導体基板上に
エピタキシャル膜を形成した半導体ウェーハに関する。
エピタキシャル膜を形成した半導体ウェーハに関する。
第２図は従来の半導体ウェーへの一例の断面図である。
不純物として硼素を高濃度に添加したＰ型シリコン基板
上の上にエピタキシャル膜３を形成して半導体膜置製造
用ウェーハを作成する。
上の上にエピタキシャル膜３を形成して半導体膜置製造
用ウェーハを作成する。
このような半導体ウェーハが素子間のラッチアップやα
線ソフトエラーの防止に対して有効であることから、高
集積記憶回路素子、高集積論理回路素子や超高速記憶回
路素子などに利用されている。このとき、ラッチアップ
防止やα線ンフトエラ一対策には、Ｐ型シリコン基板は
できるだけ硼素を高濃度に含んで低抵抗であることが有
効である。このシリコン基板上に形成するエピタキシャ
ル膜３は、デバイスの形成領域となるため、実用上シリ
コン基板よりも２桁はど高い抵抗率を有する。
線ソフトエラーの防止に対して有効であることから、高
集積記憶回路素子、高集積論理回路素子や超高速記憶回
路素子などに利用されている。このとき、ラッチアップ
防止やα線ンフトエラ一対策には、Ｐ型シリコン基板は
できるだけ硼素を高濃度に含んで低抵抗であることが有
効である。このシリコン基板上に形成するエピタキシャ
ル膜３は、デバイスの形成領域となるため、実用上シリ
コン基板よりも２桁はど高い抵抗率を有する。
しかし、硼素を含んだシリコン基板の格子定数が硼素濃
度の増加とともに縮小し、低抵抗化するとエピタキシャ
ル膜との格子定数の差が大きくなり、ウェーハの大きな
反りやミスフィツト転位が発生する。このため、従来の
この種のエピタキシャルウェーハを用いた半導体デバイ
スはこのウェ−ハの反りやミスフィツト転位の発生を防
止しようとして、硼素濃度の含有量を抑えたエピタキシ
ャルウェーハを用いた。
度の増加とともに縮小し、低抵抗化するとエピタキシャ
ル膜との格子定数の差が大きくなり、ウェーハの大きな
反りやミスフィツト転位が発生する。このため、従来の
この種のエピタキシャルウェーハを用いた半導体デバイ
スはこのウェ−ハの反りやミスフィツト転位の発生を防
止しようとして、硼素濃度の含有量を抑えたエピタキシ
ャルウェーハを用いた。
また、このようなエピタキシャルウェーハは裏面にサン
ドブラストによって損傷を与えて重金属のゲッタリング
を行っている。このゲッタリング法はサンドブラストに
よってウェーハ裏面が破砕されるためデバイス形成工程
中に裏面よりシリコンのパーティクルが発生する。
ドブラストによって損傷を与えて重金属のゲッタリング
を行っている。このゲッタリング法はサンドブラストに
よってウェーハ裏面が破砕されるためデバイス形成工程
中に裏面よりシリコンのパーティクルが発生する。
上述した従来のシリコンエピタキシャルウェーハを用い
た半導体デバイスは、ラッチアップやα線ソフトエラー
の防止のためＰ型シリコン基板を低抵抗化するとミスフ
ィツト転位が発生し、これがデバイス不良原因となる欠
点がある。
た半導体デバイスは、ラッチアップやα線ソフトエラー
の防止のためＰ型シリコン基板を低抵抗化するとミスフ
ィツト転位が発生し、これがデバイス不良原因となる欠
点がある。
さらに、従来、エピタキシャルウェーハに用いられてき
たサンドブラストによるゲッタリング法は、デバイス形
成工程中にパーティクルが発生するためこれらがデバイ
ス不良原因となる。
たサンドブラストによるゲッタリング法は、デバイス形
成工程中にパーティクルが発生するためこれらがデバイ
ス不良原因となる。
本発明の半導体ウェーハは、高濃度不純物拡散領域が選
択的に形成された半導体基板と、該半導体基板上にエピ
タキシャル形成され前記高濃度不純物拡散領域上にミス
フィツト転位発生領域が形成された半導体膜とを有する
ことを特徴とする。
択的に形成された半導体基板と、該半導体基板上にエピ
タキシャル形成され前記高濃度不純物拡散領域上にミス
フィツト転位発生領域が形成された半導体膜とを有する
ことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
まず、第１図（ａ）に示すように、結晶面が（１００）
で比抵抗が０．０１Ω・印のＰ型シリコン基板１に、選
択的にｌＸ１０２’原子／ｄ程度の濃度にドーピングし
て高濃度不純物拡散領域２を形成する。
で比抵抗が０．０１Ω・印のＰ型シリコン基板１に、選
択的にｌＸ１０２’原子／ｄ程度の濃度にドーピングし
て高濃度不純物拡散領域２を形成する。
次に、第１図（ｂ）に示すように、Ｐ型シリコン基板１
の上にエピタキシャル膜３を１０μｍの厚さに成長させ
る。エピタキシャル成長では、成長温度１１５０℃、常
圧、供給ガスとして水素・四塩化シリコン（Ｓ ｉ Ｃ
１４） 、ジボラン（Ｂ２ Ｈ６）の混合ガスを用いた
。この際、エピタキシャル膜３の比抵抗はジボラン量を
調整して１０Ω・Ｃｌ１１とした。
の上にエピタキシャル膜３を１０μｍの厚さに成長させ
る。エピタキシャル成長では、成長温度１１５０℃、常
圧、供給ガスとして水素・四塩化シリコン（Ｓ ｉ Ｃ
１４） 、ジボラン（Ｂ２ Ｈ６）の混合ガスを用いた
。この際、エピタキシャル膜３の比抵抗はジボラン量を
調整して１０Ω・Ｃｌ１１とした。
このウェーハを襞間後、欠陥選択エツチング液でエツチ
ングし、ミスフィツト転位の発生を評価した。その結果
、第１図（ｂ）に示すようなミスフィツト転位発生領域
４がが形成されていることが確認された。また、参照試
料として上記の本発明の例と同じ比抵抗で裏面にサンド
ブラストにより歪を付けたＰ型シリコン基板上にエピタ
キシャル膜を上記の本発明の例と同様に１０μｍの厚さ
に成長させることにより第２図に示すような従来構造の
エピタキシャルウェーハを得た。
ングし、ミスフィツト転位の発生を評価した。その結果
、第１図（ｂ）に示すようなミスフィツト転位発生領域
４がが形成されていることが確認された。また、参照試
料として上記の本発明の例と同じ比抵抗で裏面にサンド
ブラストにより歪を付けたＰ型シリコン基板上にエピタ
キシャル膜を上記の本発明の例と同様に１０μｍの厚さ
に成長させることにより第２図に示すような従来構造の
エピタキシャルウェーハを得た。
上記２種類のエピタキシャルウェーハを用いダイナミッ
クランダムアクセスメモリ素子（以下ＤＲＡＭ素子と称
す）を作成し、裏面からのパーティクル発生量と素子の
歩留りを比較した。その結果、従来構造のエピタキシャ
ルウェーハではパーティクルの発生が見られたのに対し
、本発明のエピタキシャルウェーハではパーティクルの
発生が見られなかった。
クランダムアクセスメモリ素子（以下ＤＲＡＭ素子と称
す）を作成し、裏面からのパーティクル発生量と素子の
歩留りを比較した。その結果、従来構造のエピタキシャ
ルウェーハではパーティクルの発生が見られたのに対し
、本発明のエピタキシャルウェーハではパーティクルの
発生が見られなかった。
さらにＤＲＡＭ素子の歩留りは、本発明のエピタキシャ
ルウェーハを用いたＤＲＡＭ素子では、従来構造のエピ
タキシャルウェーハを用いたものに比べて３５％向上し
た。
ルウェーハを用いたＤＲＡＭ素子では、従来構造のエピ
タキシャルウェーハを用いたものに比べて３５％向上し
た。
これは、本発明により裏面からのパーティクルの発生が
なくなったためパーティクルの影響による歩留り低下が
抑えられたためと、ゲッタリング能力の向上によりデバ
イス形成工程での重金属汚染により歩留りの低下が抑え
られたた−めである。
なくなったためパーティクルの影響による歩留り低下が
抑えられたためと、ゲッタリング能力の向上によりデバ
イス形成工程での重金属汚染により歩留りの低下が抑え
られたた−めである。
以上説明したように、本発明は、部分的領域に高濃度不
純物拡散層を形成した基板上にエピタキシャル膜を形成
し、かつ高濃度不純物拡散層と該エピタキシャル膜との
格子定数の違いにより生じるミスフィツト転位を有する
エピタキシャルウェーハ上にデバイス形成することによ
りこのミスフィツト転位発生領域が高い重金属不純物の
ゲッタリング能力を有するためデバイスの歩留りを従来
技術よりも高くすることができた。
純物拡散層を形成した基板上にエピタキシャル膜を形成
し、かつ高濃度不純物拡散層と該エピタキシャル膜との
格子定数の違いにより生じるミスフィツト転位を有する
エピタキシャルウェーハ上にデバイス形成することによ
りこのミスフィツト転位発生領域が高い重金属不純物の
ゲッタリング能力を有するためデバイスの歩留りを従来
技術よりも高くすることができた。
第１図（ａ）、（ｂ）は本発明の一実施例の製造方法を
説明するための断面図、第２図は従来の半導体ウェーハ
の一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・高濃度不純物拡散
領域、３・・・エピタキシャル膜、４・・・ミスフィツ
ト転位発生領域、５・・・素子形成領域、６・・・ＭＯ
Ｓ）ランジスタ。
説明するための断面図、第２図は従来の半導体ウェーハ
の一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・高濃度不純物拡散
領域、３・・・エピタキシャル膜、４・・・ミスフィツ
ト転位発生領域、５・・・素子形成領域、６・・・ＭＯ
Ｓ）ランジスタ。
Claims (1)
- 高濃度不純物拡散領域が選択的に形成された半導体基板
と、該半導体基板上にエピタキシャル形成され前記高濃
度不純物拡散領域上にミスフィット転位発生領域が形成
された半導体膜とを有することを特徴とする半導体ウェ
ーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169460A JPH0334326A (ja) | 1989-06-29 | 1989-06-29 | 半導体ウェーハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169460A JPH0334326A (ja) | 1989-06-29 | 1989-06-29 | 半導体ウェーハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334326A true JPH0334326A (ja) | 1991-02-14 |
Family
ID=15886992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169460A Pending JPH0334326A (ja) | 1989-06-29 | 1989-06-29 | 半導体ウェーハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524928B1 (en) * | 1999-03-04 | 2003-02-25 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1989
- 1989-06-29 JP JP1169460A patent/JPH0334326A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524928B1 (en) * | 1999-03-04 | 2003-02-25 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6774454B2 (en) | 1999-03-04 | 2004-08-10 | Fuji Electric Co., Ltd. | Semiconductor device with an silicon insulator (SOI) substrate |
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