JPH09232324A - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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- JPH09232324A JPH09232324A JP8036039A JP3603996A JPH09232324A JP H09232324 A JPH09232324 A JP H09232324A JP 8036039 A JP8036039 A JP 8036039A JP 3603996 A JP3603996 A JP 3603996A JP H09232324 A JPH09232324 A JP H09232324A
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- Japan
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- silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 エピタキシャルシリコン基板のゲッタリング
能力を改善すために、シリコン基板に含まれる不純物と
同じ不純物を用いてミスフィット転位を形成すると、所
期の効果が得られないとともにラッチアップ耐性が劣化
される。 【解決手段】 エピタキシャル層１４とシリコン基板１
１の界面付近に格子歪みが大きくなるような不純物のイ
オン注入層１３を形成する。例えば、共有結合半径がシ
リコンよりも小さいボロンを含むシリコン基板に対し
て、共有結合半径の大きなゲルマニウムをイオン注入す
ることで、その界面付近に高密度にミスフィット転位１
５，１６が形成され、高いゲッタリング能力が得られる
ようになる。また、不純物としてシリコン基板中でキャ
リアとなるような元素を用いないことでラッチアップ耐
性を改善する。
能力を改善すために、シリコン基板に含まれる不純物と
同じ不純物を用いてミスフィット転位を形成すると、所
期の効果が得られないとともにラッチアップ耐性が劣化
される。 【解決手段】 エピタキシャル層１４とシリコン基板１
１の界面付近に格子歪みが大きくなるような不純物のイ
オン注入層１３を形成する。例えば、共有結合半径がシ
リコンよりも小さいボロンを含むシリコン基板に対し
て、共有結合半径の大きなゲルマニウムをイオン注入す
ることで、その界面付近に高密度にミスフィット転位１
５，１６が形成され、高いゲッタリング能力が得られる
ようになる。また、不純物としてシリコン基板中でキャ
リアとなるような元素を用いないことでラッチアップ耐
性を改善する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板に関し、
特にラッチアップ耐性が高く、ゲッタリング能力の高い
エピタキシャルシリコン基板等の半導体基板とその製造
方法に関するものである。
特にラッチアップ耐性が高く、ゲッタリング能力の高い
エピタキシャルシリコン基板等の半導体基板とその製造
方法に関するものである。
【０００２】
【従来の技術】現在の半導体装置の製造に用いられてい
るエピタキシャルシリコン基板の多くは、高濃度不純物
（ボロン，リン，ヒ素）を含んだ低抵抗シリコン基板
（１Ωｃｍ≧）上に高抵抗（５Ωｃｍ≦）のエピタキシ
ャル層を形成した構造となっている。この様な構造のエ
ピタキシャルシリコン基板を使用することによって、α
線やラッチアップ耐性が強く、かつ、酸化膜耐圧の優れ
た半導体素子が得られる。しかし、ゲッタリング効果の
点から考えると酸素原子の析出を利用できるエピタキシ
ャル成長を行っていないシリコン基板の方が、エピタキ
シャルシリコン基板よりも優れている。この理由は、エ
ピタキシャルシリコン基板におけるゲッタリングのメカ
ニズムが酸素原子によらず、エピタキシャル層とシリコ
ン基板界面付近に形成されるミスフィット転位によるも
のであり、このミスフィット転位密度が低密度であるた
めである。
るエピタキシャルシリコン基板の多くは、高濃度不純物
（ボロン，リン，ヒ素）を含んだ低抵抗シリコン基板
（１Ωｃｍ≧）上に高抵抗（５Ωｃｍ≦）のエピタキシ
ャル層を形成した構造となっている。この様な構造のエ
ピタキシャルシリコン基板を使用することによって、α
線やラッチアップ耐性が強く、かつ、酸化膜耐圧の優れ
た半導体素子が得られる。しかし、ゲッタリング効果の
点から考えると酸素原子の析出を利用できるエピタキシ
ャル成長を行っていないシリコン基板の方が、エピタキ
シャルシリコン基板よりも優れている。この理由は、エ
ピタキシャルシリコン基板におけるゲッタリングのメカ
ニズムが酸素原子によらず、エピタキシャル層とシリコ
ン基板界面付近に形成されるミスフィット転位によるも
のであり、このミスフィット転位密度が低密度であるた
めである。
【０００３】したがって、このミスフィット転位密度を
高密度にすれば、エピタキシャルシリコン基板における
ゲッタリング能力を向上させることが可能となる。この
手段として、低抵抗シリコン基板に選択的に基板の不純
物と同一の不純物を更に高濃度に添加し、高濃度不純物
層を形成し、その後エピタキシャル成長を行うことによ
って、ミスフィット転位を三次元的に形成し、高密度化
をはかりゲッタリング能力を高めるという発明が提案さ
れている。例えば、特開平３−３４３２６号公報に、図
３（ａ）のように、Ｐ+ シリコン基板３１に選択的に高
濃度Ｐ+ 層３２をイオン注入し、かつ図３（ｂ）のよう
に、このＰ+ シリコン基板３１の表面にエピタキシャル
層３３を成長し、さらにこのエピタキシャル層３３の主
面に素子、ここではＭＯＳ素子３４を形成する。この結
果、エピタキシャル層３３とシリコン基板３１の界面付
近にミスフィット転位３５が形成される。
高密度にすれば、エピタキシャルシリコン基板における
ゲッタリング能力を向上させることが可能となる。この
手段として、低抵抗シリコン基板に選択的に基板の不純
物と同一の不純物を更に高濃度に添加し、高濃度不純物
層を形成し、その後エピタキシャル成長を行うことによ
って、ミスフィット転位を三次元的に形成し、高密度化
をはかりゲッタリング能力を高めるという発明が提案さ
れている。例えば、特開平３−３４３２６号公報に、図
３（ａ）のように、Ｐ+ シリコン基板３１に選択的に高
濃度Ｐ+ 層３２をイオン注入し、かつ図３（ｂ）のよう
に、このＰ+ シリコン基板３１の表面にエピタキシャル
層３３を成長し、さらにこのエピタキシャル層３３の主
面に素子、ここではＭＯＳ素子３４を形成する。この結
果、エピタキシャル層３３とシリコン基板３１の界面付
近にミスフィット転位３５が形成される。
【０００４】
【発明が解決しようとする課題】前記した従来の技術に
おける第１の問題点は、シリコン基板中の不純物と同一
のものをシリコン基板に添加しているため、高密度なミ
スフィット転位が得られにくく、高いゲッタリング能力
が得られないことである。その理由は、ミスフィット転
位発生のメカニズムが、エピタキシャル層とシリコン基
板との格子定数の差による格子歪みからくるものである
ので、エピタキシャル層とシリコン基板に含まれる不純
物が同一である場合、すなわち共有結合半径が同じ場合
には、濃度差をかなりつけないと高密度なミスフィット
転位は得られない。
おける第１の問題点は、シリコン基板中の不純物と同一
のものをシリコン基板に添加しているため、高密度なミ
スフィット転位が得られにくく、高いゲッタリング能力
が得られないことである。その理由は、ミスフィット転
位発生のメカニズムが、エピタキシャル層とシリコン基
板との格子定数の差による格子歪みからくるものである
ので、エピタキシャル層とシリコン基板に含まれる不純
物が同一である場合、すなわち共有結合半径が同じ場合
には、濃度差をかなりつけないと高密度なミスフィット
転位は得られない。
【０００５】第２の問題点は、ラッチアップ耐性等のデ
バイス性能が、シリコン基板表層に選択的に添加されて
抵抗率も他の領域と異なる不純物層の影響を受けてしま
い、ゲッタリング能力とラッチアップ耐性の両方から、
最適な不純物濃度を考えなければならず、デバイス設計
が複雑になる。その理由は、エピタキシャルシリコン基
板におけるラッチアップ耐性は、エピタキシャル層とシ
リコン基板の抵抗率と強い相関があるため、シリコン基
板表層の抵抗率が変わると、ラッチアップ耐性も変わる
からである。
バイス性能が、シリコン基板表層に選択的に添加されて
抵抗率も他の領域と異なる不純物層の影響を受けてしま
い、ゲッタリング能力とラッチアップ耐性の両方から、
最適な不純物濃度を考えなければならず、デバイス設計
が複雑になる。その理由は、エピタキシャルシリコン基
板におけるラッチアップ耐性は、エピタキシャル層とシ
リコン基板の抵抗率と強い相関があるため、シリコン基
板表層の抵抗率が変わると、ラッチアップ耐性も変わる
からである。
【０００６】本発明の目的は、シリコン基板表層の抵抗
率を変化させることなく、エピタキシャル層とシリコン
基板界面付近のミスフィット転位を高密度化させること
によってゲッタリング能力が高く、かつ、ラッチアップ
耐性の強いエピタキシャル半導体基板とその製造方法を
提供することにある。
率を変化させることなく、エピタキシャル層とシリコン
基板界面付近のミスフィット転位を高密度化させること
によってゲッタリング能力が高く、かつ、ラッチアップ
耐性の強いエピタキシャル半導体基板とその製造方法を
提供することにある。
【０００７】
【課題を解決するための手段】本発明は、シリコン基板
の表面にエピタキシャル層を形成してなるエピタキシャ
ルシリコン半導体基板において、シリコン基板中の不純
物の共有結合半径がシリコンよりも小さく、シリコンよ
りも共有結合半径の大きな不純物がシリコン基板とエピ
タキシャル層の界面に選択的に添加されたことを特徴と
する。あるいは、シリコン基板中の不純物の共有結合半
径がシリコンよりも大きく、シリコンよりも共有結合半
径の小さな不純物がシリコン基板とエピタキシャル層の
界面に選択的に添加される。
の表面にエピタキシャル層を形成してなるエピタキシャ
ルシリコン半導体基板において、シリコン基板中の不純
物の共有結合半径がシリコンよりも小さく、シリコンよ
りも共有結合半径の大きな不純物がシリコン基板とエピ
タキシャル層の界面に選択的に添加されたことを特徴と
する。あるいは、シリコン基板中の不純物の共有結合半
径がシリコンよりも大きく、シリコンよりも共有結合半
径の小さな不純物がシリコン基板とエピタキシャル層の
界面に選択的に添加される。
【０００８】また、本発明の製造方法は、不純物が含ま
れているシリコン基板の表面にエピタキシャル層を成長
する前、または後に、シリコン基板の表面に選択的にマ
スクを形成し、このマスクを利用して不純物の共通結合
半径がシリコンよりも小さくあるいは大きい場合に、シ
リコンより共有結合半径の大きいあるいは小さい不純物
を選択的に注入する工程を備えている。
れているシリコン基板の表面にエピタキシャル層を成長
する前、または後に、シリコン基板の表面に選択的にマ
スクを形成し、このマスクを利用して不純物の共通結合
半径がシリコンよりも小さくあるいは大きい場合に、シ
リコンより共有結合半径の大きいあるいは小さい不純物
を選択的に注入する工程を備えている。
【０００９】このような共有結合半径がシリコンに対す
る不純物の共有結合半径とは全く逆の寸法関係となる不
純物をシリコン基板とエピタキシャル層の界面に存在さ
れることで、エピタキシャル層とシリコン基板界面に働
く格子歪みを大きくすることができ、不純物が添加され
た領域には高密度なミスフィット転位が発生され、ゲッ
タリング能力が高められ、かつその一方でラッチアップ
耐性が改善される。
る不純物の共有結合半径とは全く逆の寸法関係となる不
純物をシリコン基板とエピタキシャル層の界面に存在さ
れることで、エピタキシャル層とシリコン基板界面に働
く格子歪みを大きくすることができ、不純物が添加され
た領域には高密度なミスフィット転位が発生され、ゲッ
タリング能力が高められ、かつその一方でラッチアップ
耐性が改善される。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態を製
造工程順に示す断面図であり、ここでは本発明をＰ／Ｐ
+ エピタキシャルシリコン基板に適用した場合を示して
いる。先ず、図１（ａ）に示す様な比抵抗（０．０１Ω
ｃｍ）のＰ+ シリコン基板１１上にリソグラフィ技術に
よって選択的にレジスト膜１２を形成する。このレジス
ト膜１２は、例えば素子を形成する領域に形成する。次
いで、図１（ｂ）のように、前記レジスト膜１２をマス
クに利用し、イオン注入法によって、ゲルマニウムイオ
ンを５０ｋｅＶ，５Ｅ１４ｃｍ-2の条件でＰ+ シリコン
基板１１に添加する。
参照して説明する。図１は本発明の第１の実施形態を製
造工程順に示す断面図であり、ここでは本発明をＰ／Ｐ
+ エピタキシャルシリコン基板に適用した場合を示して
いる。先ず、図１（ａ）に示す様な比抵抗（０．０１Ω
ｃｍ）のＰ+ シリコン基板１１上にリソグラフィ技術に
よって選択的にレジスト膜１２を形成する。このレジス
ト膜１２は、例えば素子を形成する領域に形成する。次
いで、図１（ｂ）のように、前記レジスト膜１２をマス
クに利用し、イオン注入法によって、ゲルマニウムイオ
ンを５０ｋｅＶ，５Ｅ１４ｃｍ-2の条件でＰ+ シリコン
基板１１に添加する。
【００１１】この様な条件下でイオン注入を行うと、レ
ジスト膜１２の直下のＰ+ シリコン基板１１の表面には
レジスト膜１２がイオン注入時のマスク材となり、ゲル
マニウムイオンが添加されていない状態のＰ+ シリコン
基板１１のままであり、一方、レジスト膜１２が形成さ
れていない領域においては、ゲルマニウムイオンが高濃
度に添加された注入層１３が形成されている。ゲルマニ
ウム原子の共有結合半径は、Ｐ型不純物のボロン原子
（０．８８Å）やシリコン原子（１．１７Å）よりも大
きい（１．２２Å）ので、ゲルマニウムイオンが添加さ
れた注入層１３の格子歪みは、添加されていない領域に
比べてかなり大きくなる。このため、格子歪みによって
生じるミスフィット転位の密度も高密度になる。
ジスト膜１２の直下のＰ+ シリコン基板１１の表面には
レジスト膜１２がイオン注入時のマスク材となり、ゲル
マニウムイオンが添加されていない状態のＰ+ シリコン
基板１１のままであり、一方、レジスト膜１２が形成さ
れていない領域においては、ゲルマニウムイオンが高濃
度に添加された注入層１３が形成されている。ゲルマニ
ウム原子の共有結合半径は、Ｐ型不純物のボロン原子
（０．８８Å）やシリコン原子（１．１７Å）よりも大
きい（１．２２Å）ので、ゲルマニウムイオンが添加さ
れた注入層１３の格子歪みは、添加されていない領域に
比べてかなり大きくなる。このため、格子歪みによって
生じるミスフィット転位の密度も高密度になる。
【００１２】その後、図１（ｃ）のように、前記Ｐ+ シ
リコン基板１１の表面にエピタキシャル成長を行ない、
Ｐエピタキシャル層１４を形成する。このときのエピタ
キシャル成長の条件は、常圧ＣＶＤ法で成長温度は１１
５０℃、供給ガスは、水素、四塩化シリコン、ジボラン
の混合ガスである。このようにエピタキシャル成長を行
った後のミスフィット転位の発生状況は、同図の様にな
り、ゲルマニウムイオンが添加された領域においては、
シリコン基板の深さ方向及び、横方向に対して高密度に
ミスフィット転位１５が形成され、ゲルマニウムイオン
が添加されていない領域では、シリコン基板の横方向に
対してのみミスフィット転位１６が形成された構造とな
る。なお、ゲルマニウムイオン注入時に生じた結晶欠陥
は、高温プロセス（１１５０℃）であるこのエピタキシ
ャル成長によって回復が施されている。
リコン基板１１の表面にエピタキシャル成長を行ない、
Ｐエピタキシャル層１４を形成する。このときのエピタ
キシャル成長の条件は、常圧ＣＶＤ法で成長温度は１１
５０℃、供給ガスは、水素、四塩化シリコン、ジボラン
の混合ガスである。このようにエピタキシャル成長を行
った後のミスフィット転位の発生状況は、同図の様にな
り、ゲルマニウムイオンが添加された領域においては、
シリコン基板の深さ方向及び、横方向に対して高密度に
ミスフィット転位１５が形成され、ゲルマニウムイオン
が添加されていない領域では、シリコン基板の横方向に
対してのみミスフィット転位１６が形成された構造とな
る。なお、ゲルマニウムイオン注入時に生じた結晶欠陥
は、高温プロセス（１１５０℃）であるこのエピタキシ
ャル成長によって回復が施されている。
【００１３】このように、シリコン基板中のボロンの共
有結合半径よりも大きいゲルマニウムを添加すること
で、エピタキシャル層１４とシリコン基板１１の界面に
格子歪みの大きなミスフィット転位１５，１６が高密度
に形成されるため、高いゲッタリング能力が得られるよ
うになる。また、この場合、ミスフィット転位を形成す
るための不純物として、シリコン基板１１に含まれてい
る不純物とは異なる不純物、すなわちシリコン基板１１
中においてキャリアとなるような不純物を用いていない
ため、ラッチアップ耐性が改善され、半導体素子の信頼
性が向上される。
有結合半径よりも大きいゲルマニウムを添加すること
で、エピタキシャル層１４とシリコン基板１１の界面に
格子歪みの大きなミスフィット転位１５，１６が高密度
に形成されるため、高いゲッタリング能力が得られるよ
うになる。また、この場合、ミスフィット転位を形成す
るための不純物として、シリコン基板１１に含まれてい
る不純物とは異なる不純物、すなわちシリコン基板１１
中においてキャリアとなるような不純物を用いていない
ため、ラッチアップ耐性が改善され、半導体素子の信頼
性が向上される。
【００１４】図２は本発明の第２の実施形態を製造工程
順に示す断面図である。この実施形態では、シリコン基
板２１に対してエピタキシャル成長した後に、ゲルマニ
ウムイオンの注入を行い、シリコン基板の表層部にゲル
マニウムイオンの不純物層を形成し、高密度にミスフィ
ット転位を発生させている。先ず、図２（ａ）に示す様
にＰ+ シリコン基板２１の表面にエピタキシャル成長を
行い、Ｐ型のシリコンエピタキシャル層２４を有するＰ
／Ｐ+ エピタキシャルシリコン基板を形成する。次い
で、図２（ｂ）のように、前記Ｐ／Ｐ+ エピタキシャル
シリコン基板上にリソグラフィ技術を用いて選択的にレ
ジスト膜２２を形成する。この状態のまま、エピタキシ
ャル層２４とシリコン基板２１の界面付近に濃度ピーク
をもつ様な条件下で、ドーズ量５×１０14atoms ／ccの
ゲルマニウムイオンのイオン注入を行ない、ゲルマニウ
ムイオン注入層２３を形成する。
順に示す断面図である。この実施形態では、シリコン基
板２１に対してエピタキシャル成長した後に、ゲルマニ
ウムイオンの注入を行い、シリコン基板の表層部にゲル
マニウムイオンの不純物層を形成し、高密度にミスフィ
ット転位を発生させている。先ず、図２（ａ）に示す様
にＰ+ シリコン基板２１の表面にエピタキシャル成長を
行い、Ｐ型のシリコンエピタキシャル層２４を有するＰ
／Ｐ+ エピタキシャルシリコン基板を形成する。次い
で、図２（ｂ）のように、前記Ｐ／Ｐ+ エピタキシャル
シリコン基板上にリソグラフィ技術を用いて選択的にレ
ジスト膜２２を形成する。この状態のまま、エピタキシ
ャル層２４とシリコン基板２１の界面付近に濃度ピーク
をもつ様な条件下で、ドーズ量５×１０14atoms ／ccの
ゲルマニウムイオンのイオン注入を行ない、ゲルマニウ
ムイオン注入層２３を形成する。
【００１５】次に、イオン注入によって生じた結晶欠陥
を回復させるための熱処理（アニール）をＮ2 ガス雰囲
気で、９００℃，３０分の条件で行った。この熱処理を
行うことによって、図２（ｃ）に示す様に、イオン注入
層２３の領域と、イオンが注入されない領域のそれぞれ
に高密度なミスフィット転位２５，２６が得られる。
を回復させるための熱処理（アニール）をＮ2 ガス雰囲
気で、９００℃，３０分の条件で行った。この熱処理を
行うことによって、図２（ｃ）に示す様に、イオン注入
層２３の領域と、イオンが注入されない領域のそれぞれ
に高密度なミスフィット転位２５，２６が得られる。
【００１６】なお、前記各実施形態では、ミスフィット
転位を発生させるための不純物としてゲルマニウムを用
いているが、他の元素を用いることも可能である。ま
た、この実施形態では、格子歪みを発生させるために、
シリコン基板中のボロンの共有結合半径がシリコンより
も小さい場合の例であるが、シリコン基板中の不純物の
共有結合半径がシリコンよりも大きい場合には、シリコ
ンよりも共有結合半径の小さい不純物をエピタキシャル
層とシリコン基板の界面に添加してもよい。
転位を発生させるための不純物としてゲルマニウムを用
いているが、他の元素を用いることも可能である。ま
た、この実施形態では、格子歪みを発生させるために、
シリコン基板中のボロンの共有結合半径がシリコンより
も小さい場合の例であるが、シリコン基板中の不純物の
共有結合半径がシリコンよりも大きい場合には、シリコ
ンよりも共有結合半径の小さい不純物をエピタキシャル
層とシリコン基板の界面に添加してもよい。
【００１７】
【発明の効果】以上説明したように本発明は、エピタキ
シャル層とシリコン基板の界面付近に格子歪みが大きく
なるような不純物を存在させることで、この界面付近に
高密度にミスフィット転位が形成され、高いゲッタリン
グ能力が得られるようになる。また、本発明は、ミスフ
ィット転位を高密度に発生させるための添加剤として、
シリコン基板中でキャリアとなるような元素が用いられ
ないため、ラッチアップ耐性を改善し、半導体素子の信
頼性を向上することができる。
シャル層とシリコン基板の界面付近に格子歪みが大きく
なるような不純物を存在させることで、この界面付近に
高密度にミスフィット転位が形成され、高いゲッタリン
グ能力が得られるようになる。また、本発明は、ミスフ
ィット転位を高密度に発生させるための添加剤として、
シリコン基板中でキャリアとなるような元素が用いられ
ないため、ラッチアップ耐性を改善し、半導体素子の信
頼性を向上することができる。
【図１】本発明の第１の実施形態を製造工程順に示す断
面図である。
面図である。
【図２】本発明の第２の実施形態を製造工程順に示す断
面図である。
面図である。
【図３】従来の半導体基板とその製造方法を工程順に示
す断面図である。
す断面図である。
１１，１２ Ｐ+ シリコン基板 １２，２２ レジスト膜 １３，２３ ゲルマニウムイオン注入層 １４，２４ Ｐエピタキシャル層 １５，１６，２５，２６ ミスフィット転位
Claims (5)
- 【請求項１】 シリコン基板の表面にエピタキシャル層
を形成してなるエピタキシャルシリコン半導体基板にお
いて、シリコン基板中の不純物の共有結合半径がシリコ
ンよりも小さく、シリコンよりも共有結合半径の大きな
不純物が前記シリコン基板とエピタキシャル層の界面に
選択的に添加されてなることを特徴とする半導体基板。 - 【請求項２】 シリコン基板の表面にエピタキシャル層
を形成してなるエピタキシャルシリコン半導体基板にお
いて、シリコン基板中の不純物の共有結合半径がシリコ
ンよりも大きく、シリコンよりも共有結合半径の小さな
不純物が前記シリコン基板とエピタキシャル層の界面に
選択的に添加されてなることを特徴とする半導体基板。 - 【請求項３】 ボロンを不純物として含むシリコン基板
に、ゲルマニウムが選択的に注入され、かつ前記シリコ
ン基板の表面にボロンを不純物として含むエピタキシャ
ル層が成長されてなる請求項１または２の半導体基板。 - 【請求項４】 不純物が含まれているシリコン基板の表
面に選択的にマスクを形成する工程と、前記不純物の共
通結合半径がシリコンよりも小さくあるいは大きい場合
に、前記マスクを利用して前記シリコン基板にシリコン
より共有結合半径の大きいあるいは小さい不純物を注入
する工程と、前記マスクを除去した後に前記シリコン基
板の表面にエピタキシャル層を成長する工程とを含むこ
とを特徴とする半導体基板の製造方法。 - 【請求項５】 不純物が含まれているシリコン基板の表
面にエピタキシャル層を成長する工程と、前記エピタキ
シャル層の表面に選択的にマスクを形成する工程と、前
記不純物の共通結合半径がシリコンよりも小さくあるい
は大きい場合に、前記マスクを利用して前記シリコン基
板とエピタキシャル層の界面にシリコンより共有結合半
径の大きいあるいは小さい不純物を注入する工程とを含
むことを特徴とする半導体基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036039A JPH09232324A (ja) | 1996-02-23 | 1996-02-23 | 半導体基板及びその製造方法 |
| EP97102592A EP0791957A3 (en) | 1996-02-23 | 1997-02-18 | Semiconductor substrate and process for its manufacture |
| KR1019970005423A KR100273832B1 (ko) | 1996-02-23 | 1997-02-22 | 반도체 기판 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036039A JPH09232324A (ja) | 1996-02-23 | 1996-02-23 | 半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232324A true JPH09232324A (ja) | 1997-09-05 |
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