JPH0831408B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0831408B2 JPH0831408B2 JP63086521A JP8652188A JPH0831408B2 JP H0831408 B2 JPH0831408 B2 JP H0831408B2 JP 63086521 A JP63086521 A JP 63086521A JP 8652188 A JP8652188 A JP 8652188A JP H0831408 B2 JPH0831408 B2 JP H0831408B2
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- epitaxial
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- film
- silicon epitaxial
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に硼素を高濃度に含
んだP+基板を用いたエピタキシャルウェハーを用いた半
導体装置（デバイス）に関する。
んだP+基板を用いたエピタキシャルウェハーを用いた半
導体装置（デバイス）に関する。
従来、この種のP+基板上にエピタキシャル膜を形成し
て成るエピタキシャルウェハーは、素子間のラッチアッ
プやα線ソフトエラーを防止することを目的として高集
積記憶回路素子や超高速記憶回路素子などに利用されて
いる。このとき、ラッチアップ防止やα線ソフトエラー
対策には、P+基板はできるだけ硼素を高濃度に含んで低
抵抗であることが有効である。また、P+基板上に形成す
るシリコンエピタキシャル膜はデバイスの形成領域とな
るため実用上P+基板よりも２桁ほど高い抵抗率を有する
エピタキシャル膜が用いられている。しかし、硼素を含
んだP+基板は格子定数が硼素濃度の増加とともに減少
し、低抵抗化するとエピタキシャル膜との格子定数の差
が大きくなり、ミスフィット転位が発生する。このた
め、従来のこの種のエピタキシャルウェハーを用いた半
導体デバイスは、このミスフィット転位の発生を防止し
ようとして、硼素濃度の含有量を抑えたエピタキシャル
ウェハーを用いていた。
て成るエピタキシャルウェハーは、素子間のラッチアッ
プやα線ソフトエラーを防止することを目的として高集
積記憶回路素子や超高速記憶回路素子などに利用されて
いる。このとき、ラッチアップ防止やα線ソフトエラー
対策には、P+基板はできるだけ硼素を高濃度に含んで低
抵抗であることが有効である。また、P+基板上に形成す
るシリコンエピタキシャル膜はデバイスの形成領域とな
るため実用上P+基板よりも２桁ほど高い抵抗率を有する
エピタキシャル膜が用いられている。しかし、硼素を含
んだP+基板は格子定数が硼素濃度の増加とともに減少
し、低抵抗化するとエピタキシャル膜との格子定数の差
が大きくなり、ミスフィット転位が発生する。このた
め、従来のこの種のエピタキシャルウェハーを用いた半
導体デバイスは、このミスフィット転位の発生を防止し
ようとして、硼素濃度の含有量を抑えたエピタキシャル
ウェハーを用いていた。
上述した従来のシリコンエピタキシャルウェハーを用
いた半導体デバイスはP+基板の硼素含有量をミスフィッ
ト転位が発生しない範囲で抑えているので、P+基板を十
分に低抵抗化できないため、ラッチアップ、α線ソフト
エラーの防止対策などデバイス特性向上のため十分な対
策がとれないという欠点がある。
いた半導体デバイスはP+基板の硼素含有量をミスフィッ
ト転位が発生しない範囲で抑えているので、P+基板を十
分に低抵抗化できないため、ラッチアップ、α線ソフト
エラーの防止対策などデバイス特性向上のため十分な対
策がとれないという欠点がある。
また、P+基板は、硼素濃度がミスフィット転位の発生
を抑える範囲の低い濃度範囲であるときは酸素析出が起
り易くなるという性質があるために、過度の酸素析出欠
陥のために、これらがデバイス不良原因となる欠点があ
る。
を抑える範囲の低い濃度範囲であるときは酸素析出が起
り易くなるという性質があるために、過度の酸素析出欠
陥のために、これらがデバイス不良原因となる欠点があ
る。
本発明の半導体デバイスは硼素を高濃度に含んだP+基
板とP+基板より２桁以上高い抵抗率を有するエピタキシ
ャル膜より成るシリコンエピタキシャルウェハーを用い
て形成されており、かつP+基板とエピタキシャル膜の格
子定数の差に基づいたミスフィット転位を有している。
板とP+基板より２桁以上高い抵抗率を有するエピタキシ
ャル膜より成るシリコンエピタキシャルウェハーを用い
て形成されており、かつP+基板とエピタキシャル膜の格
子定数の差に基づいたミスフィット転位を有している。
本発明者はかかるP+基板を用いたシリコンエピタキシ
ャルウェハーにおいて発生するミスフィット転位は、エ
ピタキシャル膜とP+基板との界面近傍のP+基板側に形成
されLOCOS端部等に発生する転位とは大きく性質が異な
り、その後の熱処理工程経過後もシリコンエピタキシャ
ル膜側に突き出してくることがなくエピタキシャル膜上
に形成されるデバイスには全く悪影響を及ぼすことのな
いことを見出した。逆に、このミスフィット転位は重金
属元素などのデバイス製造工程で混入してくる汚染を捕
捉する強いゲッタリング効果があることを見出した。
ャルウェハーにおいて発生するミスフィット転位は、エ
ピタキシャル膜とP+基板との界面近傍のP+基板側に形成
されLOCOS端部等に発生する転位とは大きく性質が異な
り、その後の熱処理工程経過後もシリコンエピタキシャ
ル膜側に突き出してくることがなくエピタキシャル膜上
に形成されるデバイスには全く悪影響を及ぼすことのな
いことを見出した。逆に、このミスフィット転位は重金
属元素などのデバイス製造工程で混入してくる汚染を捕
捉する強いゲッタリング効果があることを見出した。
本発明のミスフィット転位を含む、半導体デバイス
は、以上の本発明者によってなされた発見によって発明
せらされともので、従来のミスフィット転位はデバイス
に悪影響を与えるという考え方を基本的にひっくり返し
て、ミスフィット転位を積極的に取り入れて、P+基板の
低抵抗化を図ろうとするものである。
は、以上の本発明者によってなされた発見によって発明
せらされともので、従来のミスフィット転位はデバイス
に悪影響を与えるという考え方を基本的にひっくり返し
て、ミスフィット転位を積極的に取り入れて、P+基板の
低抵抗化を図ろうとするものである。
要するに、本発明によれば、シリコンエピタキシャル
ウェハーにおいて、P+基板の硼素含有量を大幅に増大す
ることによって、その電気抵抗率を従来より大幅に低抵
抗化することができる。
ウェハーにおいて、P+基板の硼素含有量を大幅に増大す
ることによって、その電気抵抗率を従来より大幅に低抵
抗化することができる。
本発明を具体的な実施例によって説明する。第１図は
本発明の実施例を説明するための断面図である。硼素が
高濃度に添加された電気抵抗率0.007Ω・cmの６インチ
（100）のP+基板１上に15μｍの膜厚のシリコンエピタ
キシャル膜３を形成した。エピタキシャル成長では、成
長温度として1150℃，成長ガスとして四塩化シリコン
（SiCl4と水素（H2）、B2H6（ジボラン）を用いた。ま
た、シリコンエピタキシャル膜３の電気抵抗率はB2H6量
を調整して、10Ω・cmとした。また、参照試料として通
常の電気抵抗率0.015Ω・cmのP+基板に上記のシリコン
エピタキシャルウェハーと同一条件でエピタキシャル成
長をおこなったシリコンエピタキシャルウェハー（以下
通常のエピタキシャルウェハーと称す）を作成した。
本発明の実施例を説明するための断面図である。硼素が
高濃度に添加された電気抵抗率0.007Ω・cmの６インチ
（100）のP+基板１上に15μｍの膜厚のシリコンエピタ
キシャル膜３を形成した。エピタキシャル成長では、成
長温度として1150℃，成長ガスとして四塩化シリコン
（SiCl4と水素（H2）、B2H6（ジボラン）を用いた。ま
た、シリコンエピタキシャル膜３の電気抵抗率はB2H6量
を調整して、10Ω・cmとした。また、参照試料として通
常の電気抵抗率0.015Ω・cmのP+基板に上記のシリコン
エピタキシャルウェハーと同一条件でエピタキシャル成
長をおこなったシリコンエピタキシャルウェハー（以下
通常のエピタキシャルウェハーと称す）を作成した。
上記の両シリコンエピタキシャルウェハーを用い、１
メガビットダイナミックランダムアクセスメモリ素子
（以下1MDRAM素子と称す）を作成し、素子の歩留りおよ
び蓄積電荷保持時間を比較した。本実施例による1MDRAM
素子の歩留りは通常のシリコンエピタキシャルウェハー
を用いた1MDRAM素子（以下通常の1MDRAM素子と称す）に
比べて30％向上した。また、蓄積電荷保持時間も本実施
例による1MDRAM素子は通常のエピタキシャルウェハーを
用いた1MDRAM素子に比べて、3.5倍も増加した。これ
は、P+基板の低抵抗化のため、ラッチアップ、α線ソフ
トエラー耐性およびゲッタリング能力の向上のためであ
ると考えられる。
メガビットダイナミックランダムアクセスメモリ素子
（以下1MDRAM素子と称す）を作成し、素子の歩留りおよ
び蓄積電荷保持時間を比較した。本実施例による1MDRAM
素子の歩留りは通常のシリコンエピタキシャルウェハー
を用いた1MDRAM素子（以下通常の1MDRAM素子と称す）に
比べて30％向上した。また、蓄積電荷保持時間も本実施
例による1MDRAM素子は通常のエピタキシャルウェハーを
用いた1MDRAM素子に比べて、3.5倍も増加した。これ
は、P+基板の低抵抗化のため、ラッチアップ、α線ソフ
トエラー耐性およびゲッタリング能力の向上のためであ
ると考えられる。
更に、前述の本実施例の1MDRAM素子に用いたシリコン
エピタキシャルウェハーに重金属として銅を拡散し、透
過型電子顕微鏡による断面観察よりミスフィット転位発
生深さを評価した。また、二次イオン質量分析により、
銅のゲッタリング位置を評価した。第２図に示すよう
に、ミスフィット転位はP/P+界面近傍のみに発生してお
り、また、銅はミスフィット転位発生箇所に集まってお
り、デバイスの能動領域となるエピタキシャルシリコン
膜中では、検出下限以下量であった。
エピタキシャルウェハーに重金属として銅を拡散し、透
過型電子顕微鏡による断面観察よりミスフィット転位発
生深さを評価した。また、二次イオン質量分析により、
銅のゲッタリング位置を評価した。第２図に示すよう
に、ミスフィット転位はP/P+界面近傍のみに発生してお
り、また、銅はミスフィット転位発生箇所に集まってお
り、デバイスの能動領域となるエピタキシャルシリコン
膜中では、検出下限以下量であった。
この結果より、ミスフィット転位は、P/P+界面近傍の
みに発生し、デバイスの能動領域４となるエピタキシャ
ルシリコン膜３の中には発生しないのでミスフィット転
位によりエピタキシャル膜３上に形成されるデバイスに
悪影響を及ぼすことはなく、逆に、ミスフィット転位に
は、銅のような重金属元素などのデバイス製造工程で混
入してくる汚染を捕捉するような強いゲッタリング効果
があることを示している。
みに発生し、デバイスの能動領域４となるエピタキシャ
ルシリコン膜３の中には発生しないのでミスフィット転
位によりエピタキシャル膜３上に形成されるデバイスに
悪影響を及ぼすことはなく、逆に、ミスフィット転位に
は、銅のような重金属元素などのデバイス製造工程で混
入してくる汚染を捕捉するような強いゲッタリング効果
があることを示している。
次にミスフィット転位発生限界を実験的に求めた例に
ついて述べる。硼素が高濃度に添加された電気抵抗率0.
003,0.008,0.015,0.032Ω・cmの４インチ（100）のP+基
板を用意し、このP+基板上に種々の膜厚でエピタキシャ
ルシリコン膜を形成した。エピタキシャル成長では、成
長温度として、1100℃、成長ガスとして、ジクロロシラ
ン（SiH2Cl2）と水素（H2），B2H2（ジボラン）を用い
た。エピタキシャルシリコン膜の膜厚として１から70μ
ｍを用いた。その際、P+基板の電気抵抗率が0.01Ω・cm
以下の場合には、１μｍずつ厚さを変えてまた、0.01Ω
・cm以上では２μｍずつ厚さを変えて成長をおこなっ
た。エピタキシャルシリコン膜の電気抵抗率はB2H6量を
調整して10Ω・cmとした。
ついて述べる。硼素が高濃度に添加された電気抵抗率0.
003,0.008,0.015,0.032Ω・cmの４インチ（100）のP+基
板を用意し、このP+基板上に種々の膜厚でエピタキシャ
ルシリコン膜を形成した。エピタキシャル成長では、成
長温度として、1100℃、成長ガスとして、ジクロロシラ
ン（SiH2Cl2）と水素（H2），B2H2（ジボラン）を用い
た。エピタキシャルシリコン膜の膜厚として１から70μ
ｍを用いた。その際、P+基板の電気抵抗率が0.01Ω・cm
以下の場合には、１μｍずつ厚さを変えてまた、0.01Ω
・cm以上では２μｍずつ厚さを変えて成長をおこなっ
た。エピタキシャルシリコン膜の電気抵抗率はB2H6量を
調整して10Ω・cmとした。
次に、このようなエピタキシャル成長を行ったシリコ
ンエピタキウシャルウェハーをＸ線トポグラフによって
観察し、ミスフィット転位の有無を判定した。第３図は
このような手法で得られたP+基板の電気抵抗率ρとミス
フィット転位が発生する臨界エピタキシャルシリコン膜
厚hcとの関係を示す。第３図中の斜線領域では、ミスフ
ィット転位の発生は見られなかった。次にこの実験デー
タに基づき、ミスフィット転位が発生する臨界エピタキ
シャル膜厚hcがP+基板の電気抵抗率ρに対してどのよう
な関係になっているかを導出した。本発明では、hc＝0.
57ρ1.38（１≦ρ≦30,ρ：10-3Ω・cm単位,hc:μｍ単
位）となった。
ンエピタキウシャルウェハーをＸ線トポグラフによって
観察し、ミスフィット転位の有無を判定した。第３図は
このような手法で得られたP+基板の電気抵抗率ρとミス
フィット転位が発生する臨界エピタキシャルシリコン膜
厚hcとの関係を示す。第３図中の斜線領域では、ミスフ
ィット転位の発生は見られなかった。次にこの実験デー
タに基づき、ミスフィット転位が発生する臨界エピタキ
シャル膜厚hcがP+基板の電気抵抗率ρに対してどのよう
な関係になっているかを導出した。本発明では、hc＝0.
57ρ1.38（１≦ρ≦30,ρ：10-3Ω・cm単位,hc:μｍ単
位）となった。
次に、本発明をバイポーラデバイスに適用した例につ
いて述べる。硼素が高濃度に添加された電気抵抗率0.00
5Ω・cmの４インチ（100）のP+基板上に10μｍの膜厚の
シリコンエピタキシャル膜を形成した。エピタキシャル
膜の成長時やその後の熱処理時にP+基板からエピタキシ
ャル膜へ硼素が拡散し、エピタキシャル膜のP+基板界面
近傍の領域の電気抵抗率が変化する。その影響を避けて
半導体デバイスを歩留まりよく作製するためにはエピタ
キシャル膜厚は10μｍ以上が必要である。エピタキシャ
ル成長では、成長温度として、1100℃、成長ガスとして
ジクロロシラン（SiH2Cl2）と水素（H2）、B2H6（ジボ
ラン）を用いた。また、シリコンエピタキシャル膜の電
気抵抗率はB2H6量を調整して15Ω・cmとした。また、参
照試料として通常の電気抵抗率0.015Ω・cmのP+基板に
上記のシリコンエピタキシャルウェハーと同一条件でエ
ピタキシャル成長をおこなったシリコンエピタキシャル
ウェハー（以下、通常のシリコンエピウェハーと称す）
を作成した。
いて述べる。硼素が高濃度に添加された電気抵抗率0.00
5Ω・cmの４インチ（100）のP+基板上に10μｍの膜厚の
シリコンエピタキシャル膜を形成した。エピタキシャル
膜の成長時やその後の熱処理時にP+基板からエピタキシ
ャル膜へ硼素が拡散し、エピタキシャル膜のP+基板界面
近傍の領域の電気抵抗率が変化する。その影響を避けて
半導体デバイスを歩留まりよく作製するためにはエピタ
キシャル膜厚は10μｍ以上が必要である。エピタキシャ
ル成長では、成長温度として、1100℃、成長ガスとして
ジクロロシラン（SiH2Cl2）と水素（H2）、B2H6（ジボ
ラン）を用いた。また、シリコンエピタキシャル膜の電
気抵抗率はB2H6量を調整して15Ω・cmとした。また、参
照試料として通常の電気抵抗率0.015Ω・cmのP+基板に
上記のシリコンエピタキシャルウェハーと同一条件でエ
ピタキシャル成長をおこなったシリコンエピタキシャル
ウェハー（以下、通常のシリコンエピウェハーと称す）
を作成した。
上記の両シリコンエピタキシャルを用いプログラマブ
ルリードオンリーメモリ素子（以下、PROM素子と称す）
を作成し、デバイスの歩留りを比較した。本発明による
PROM素子の歩留りは、通常のシリコンエピウェハーを用
いたPROM素子に比べて25％向上した。これは、P+基板の
低抵抗化、およびミスフィット転位の発生によるラッチ
アップ耐性およびゲッタリング能力の向上のためである
と考えられる。
ルリードオンリーメモリ素子（以下、PROM素子と称す）
を作成し、デバイスの歩留りを比較した。本発明による
PROM素子の歩留りは、通常のシリコンエピウェハーを用
いたPROM素子に比べて25％向上した。これは、P+基板の
低抵抗化、およびミスフィット転位の発生によるラッチ
アップ耐性およびゲッタリング能力の向上のためである
と考えられる。
以上説明したように本発明は、P+基板とシリコンエピ
タキシャル膜との格子定数の違いにより生じるミスフィ
ット転位を有するシリコンエピタキシャルウェハー上に
デバイスを形成することにより、十分なラッチアップ、
α線ソフトエラー耐性を有し、デバイスの歩留りを従来
技術よりも高くすることができた。
タキシャル膜との格子定数の違いにより生じるミスフィ
ット転位を有するシリコンエピタキシャルウェハー上に
デバイスを形成することにより、十分なラッチアップ、
α線ソフトエラー耐性を有し、デバイスの歩留りを従来
技術よりも高くすることができた。
第１図は本発明の半導体デバイスを説明するための概略
断面図、第２図はミスフィット転位発生深さのヒストグ
ラムおよびエピタキシャルウェハー表面からの深さと銅
二次イオン強度の関係の一例を示す一実測例のグラフ、
第３図は、P+基板の抵抗率ρとミスフィット転位が発生
する臨界エピタキシャルシリコン膜厚hcとの関係を示す
図である。 １……P+基板、２……ミスフィット転位発生領域、３…
…シリコンエピタキシャル膜、４……デバイス形成領
域。
断面図、第２図はミスフィット転位発生深さのヒストグ
ラムおよびエピタキシャルウェハー表面からの深さと銅
二次イオン強度の関係の一例を示す一実測例のグラフ、
第３図は、P+基板の抵抗率ρとミスフィット転位が発生
する臨界エピタキシャルシリコン膜厚hcとの関係を示す
図である。 １……P+基板、２……ミスフィット転位発生領域、３…
…シリコンエピタキシャル膜、４……デバイス形成領
域。
Claims (1)
- 【請求項１】不純物元素として硼素を添加したＰ型シリ
コン基板上にシリコンエピタキシャル膜を形成してなる
シリコンエピタキシャルウェハーを用いた半導体装置に
おいて、前記シリコンエピタキシャル膜の電気抵抗率が
前記Ｐ型シリコン基板より100倍以上大きく、かつ、前
記シリコンエピタキシャル膜の膜厚がｈ≧0.57ρ
1.38（膜厚h:μｍ、前記シリコン基板の電気抵抗率ρ：
10-3Ω・cm、１≦ρ≦30）の関係を満たし、さらにｈ≧
10μｍであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086521A JPH0831408B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086521A JPH0831408B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258414A JPH01258414A (ja) | 1989-10-16 |
| JPH0831408B2 true JPH0831408B2 (ja) | 1996-03-27 |
Family
ID=13889293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086521A Expired - Lifetime JPH0831408B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831408B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211237B2 (en) | 2003-11-26 | 2007-05-01 | 3M Innovative Properties Company | Solid state synthesis of lithium ion battery cathode material |
| US7368071B2 (en) | 2001-08-07 | 2008-05-06 | 3M Innovative Properties Company | Cathode compositions for lithium ion batteries |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5710104B2 (ja) * | 2009-01-28 | 2015-04-30 | 信越半導体株式会社 | シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658224A (en) * | 1979-10-16 | 1981-05-21 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Growing method of hetero epitaxial layer |
| JPS6240719A (ja) * | 1985-08-16 | 1987-02-21 | Nec Corp | エピタキシアルウエ−ハの製造方法 |
| JPH0670973B2 (ja) * | 1985-09-18 | 1994-09-07 | 住友電気工業株式会社 | 化合物半導体のエピタキシヤルウエハ |
| JPS63192227A (ja) * | 1987-02-05 | 1988-08-09 | Seiko Instr & Electronics Ltd | 化合物半導体のエピタキシヤル成長方法 |
-
1988
- 1988-04-08 JP JP63086521A patent/JPH0831408B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 第４８回応用物理学会学術講演会講演予稿集（１９８７年）第１分冊第２４４頁２０Ｐ−Ｙ−８ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7368071B2 (en) | 2001-08-07 | 2008-05-06 | 3M Innovative Properties Company | Cathode compositions for lithium ion batteries |
| US7211237B2 (en) | 2003-11-26 | 2007-05-01 | 3M Innovative Properties Company | Solid state synthesis of lithium ion battery cathode material |
| US7488465B2 (en) | 2003-11-26 | 2009-02-10 | 3M Innovative Properties Company | Solid state synthesis of lithium ion battery cathode material |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01258414A (ja) | 1989-10-16 |
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