JPH0334331A - バイポーラトランジスタを有する回路構造体及びその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、少なくとも１個のバイポーラトランジスタを
有する回路構造体に関する。

〔従来の技術〕

データ通信、家電用電子機器等において必要とされる高
速集積回路にとってシリコンバイポーラトランジスタは
不可欠である。

バイポーラトランジスタの開発は、より高度の集積度で
一層の高速をもたらしている。より高度の集積を得るに
は個々のトランジスタに対しその所要面積を減少させる
ことか必要である。

今日ではいわゆるＰ　Ｓ　Ａ　（Ｐｏｌｙ−ｓｉｌｉｃ
ｏｎ−３ｅｌｆａｉｇｎｅｄ）　　）ランジスタが一般
に使用されている〔これは例えばウニルナ−（Ｌ　Ｍ、
　Ｗｅｒｎｅｒ）その拙著「モダン・バイポーラ・テク
ノロジー・フォア・ゲート・アレイ・アンド・メモリ・
アプリケーションズ（Ｍｏｄｅｒｎ　Ｂｉｐｏｌａｒ　
Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　Ｇａｔｅ＾ｒｒａｙ　
　ａｎｄ　　Ｍｅｓｏｒｙ　　Ａｐｐｌｉｃａｔｉｏｎ
ｓ）Ｊ　　Ｓｉｅｍｅｎｓ　　Ｆｏｒｓｃｈｕｎｇｓ　
ｕｎｄ　Ｅｎｔｗｉｃｋｌｕｎｇｓｂｅｒｉｃｈｔ　、
第１７巻（１９８８年）、徹５、第２２１〜２２６頁に
記載されている）、ＰＳＡ）ランジスタを製造するため
シリコン基板上に多結晶層を施し、この多結晶層を第１
導電形でドープさせ、その上に第１酸化物層を析出させ
る。この二重層内に基板表面までエツチングすることに
より窓構造物を製造し、活性ベースを注入法により溝底
する。窓の側面は酸化物スペーサで被覆する。その後酸
化物層、側面スペーサ及び基板の露出表面に、第１の多
結晶層に対しては逆の４電形である第２の多結晶層を析
出させる。第２多結晶層から基板に拡散することにより
、エミッタが活性ベースに対して自己調整的に形成され
る。窓の寸法及びこれに伴い生しるエミツタ幅の寸法の
特定はＰＳＡ）ランジスタの場合フォトリソグラフィー
法により行われる。エミツタ幅が小さい場合、設定寸法
の偏差は極めて確率的である。ｌジクロメートル−リソ
グラフィーでは、側面スペーサが最終的な範囲を有する
ことから、実際のエミッタ接触幅は約０．６μ曙である
。従ってリソグラフィー公差が１角当たり少なくとも±
０．１μｍである場合、有効エミツタ面の約３０％の公
差を考慮すべきである。従ってエミツタ幅が一層小さい
場合にはこの公差は許容できない。

エミツタ面の大きさの変動はトランジスタ内の電流密度
に影響を及ぼす、これは電流、電圧衝程、速度及び損失
電力に間して回路を最適化する際に関係する。３０％規
模の変動は多くの回路にとって甘受し得ないものである
。

差動増幅器においてはしばしば同じドーピングプロフィ
ルを有するトランジスタが使用される。

このトランジスタ対にとって、差動増幅器の入力側に印
加されるオフセット電圧、すなわち制？ＩＩ電圧（これ
により出力ｉｔ流は同じ大きさになる）は有効エミツタ
面の差異によってのみ左右される。

約１ｍＶのオフセット値に関してそのエミ・ンタ面は最
高約４％異なっていてもよい。

欧州特許出噸公開第０２３９８２５号明細書から、有効
エミツタ面が自己調整的に、すなわちフォトリソグラフ
ィーを介してではなく、特定されるバイポーラトランジ
スタは公知である。階段状の隆起部を有する基板の表面
に導電層を析出させるが、この析出は、階段状隆起部の
角が良好に被覆されるように実施する。この層をドープ
する。

層の異方性背面エッチングにより、階段状隆起部の垂直
な側面に腐食残留物が生し、この腐食残留物から基板へ
の拡散によってエミツタが形成される。腐食残留物はエ
ミッタ端子領域の一部を構成する。このトランジスタの
場合有効エミッタ面は基板及び腐食残留物の共通の面に
よって特定される。従ってこの有効エミツタ面の寸法は
析出された導電層の厚さ及びエツチングに際してのパラ
メータによって左右される。有効工稟ツタ面の公差はこ
のトランジスタの場合約１０％に減少する。

〔発明が解決しようとする課題〕

本発明は、バイポーラトランジスタを有する回路構造体
、並びにエミ・ンタ単位面積の分散を更に減少させまた
エミツタ幅を０．５μｍ以下の精度で調整し得る、上記
回路構造体の製法を提供することを課題とする。

〔課題を解決するための手段〕

この課題は本発明によれば、次の特徴、すなわち、 ａ）　バイポーラトランジスタの工ξン夕が、基板の上
にエピタキシャル成長され、ドープされ、その表面垂線
に対して平行な側面を有するシリコン層の一部として構
成されており、 ｂ）　バイポーラトランジスタのベースが、基板の表面
に配設されかつドープされたシリコン層の側面を被覆す
るドープされたシリコン構造物として構成されている 各特徴を有するバイポーラトランジスタを少なくとも１
個有する回路構造体によって解決される。

このバイポーラトランジスタの内の有効エミツタ面ばシ
リコン層のシリコン構造物で被覆された側面である。従
って有効エミツタ面の広がりはシリコン層の１１さによ
って特定される。シリコン層の析出厚さは結晶成長を介
して良好に制御することができる。シリコン層は５０〜
５００ｎｍの厚さに析出するのが有利である。シリコン
層の厚さはチップ寸法の範囲内で千分率範囲でのみ可変
である。

基板とドープされたシリコン層との間に第１絶縁層を設
けると有利である。すなわちこれによりトランジスタ内
の電流密度を良好に制御することができる。

ドープされたシリコン層の上に第２の絶縁層を配設する
ことによって、シリコン層の上にベースを接触させるこ
とが可能である。シリコン層の側面を被覆するドープさ
れたシリコン構造物からなるベースは、良好な導電性物
質からなるベース端子領域によって接触される。ベース
端子領域は第２絶縁層の上に配設され、ベースを形成す
るシリコン構造物と電気的に接続されている。こうして
ベースの低抵抗接触が保証される。ベース端子領域は例
えば金属珪化物からなる。

エミッタとは反対側のベース面にコレクタを基板表面上
にドープされた別のシリコン構造物として配設すると有
利である。エミッタ、ベース及びコレクタをこのように
直線的に配設することによって急速なスイッチング時間
を得ることができる。

コレクタを接触させるためコレクタの上に、コレクタと
同じ導電形であるがコレクタよりも高いドーピング度を
有するコレクタ端子領域を配設する。これによりコレク
タの低抵抗接触が保証される。

更にバイポーラトランジスタがバイポーラトランジスタ
対の一部であると有利である。この場合基板上に成長さ
れたシリコン層は２つの互いに独立した側面を有し、こ
れらはそれぞれ表面垂線に対して平行に延びている。側
面にはそれぞれ１個のシリコン構造物が配設されている
。この場合シリコン層は双方のバイポーラトランジスタ
に対し共通のエミッタを構成し、またシリコン構造物は
それぞれ各々のバイポーラトランジスタのベースを構成
する。更に両方のバイポーラトランジスタは同一に構成
されている。この回路構造体は特に差動増幅器に適して
いる。シリコン層から構成される共通のエミッタによっ
て、両トランジスタのエミツタ面が同一であることが保
証され、これは特に低い゛オフセット電圧をもたらす、
この回路構造体は一般に、工ξツタ結合バイポーラトラ
ンジスタを含む各回路用として遺している。

更に本発明の別の課題は、エミッタを製造するためシリ
コン層を結晶成長法により析出させることによって特徴
づけられる、本発明による回路構造体の製法によって解
決される。

本発明の他の実施態様は請求項２以下に記載されている
。

〔実施例〕

本発明を実施例及び図面に基づき以下に詳述する。

第１図にはシリコンからなる基板１が示されている。基
板１の上には第１絶縁層２が配設されている。第１絶縁
Ｎ２は例えば５ｉＯｚからなり、熱酸化法又はＣＶＤ法
により例えばｌＯｎｍの厚さに構成されている。第１絶
縁層２の上にはドープされたシリコンＮ３が配設されて
いる。シリコン層３は例えばｎ°形にドープされている
。シリコンＮ３は以下のように種々の方法で製造するこ
とができる。

ａ）　シリコン層３を気相から析出させることにより絶
縁層２の上に製造する（ポリシリコントランジスタ）。

ｂ）　シリコン層３を気相から析出することにより製造
するが、その際引続き層をエピタキシャル再結晶する。

その際場合によっては結晶核域を使用するため基板ｌに
対する接触窓を用いる。

Ｃ）　シリコン層３を結晶核域から横方向のエピタキシ
ャル成長より製造する。

ｄ）　シリコンＮ３をいわゆるウヱハー結合法により製
造することもできる（これは例えばアリモト（Ｙ、　Ａ
ｒｉｍｏｔｏ）その他による「４６　Ｌｈ　Ｄｅｖｉｃ
ｅＲｅｓｅａｒｃｈ　Ｃｏｎｆ、　」１９８８年、Ｂｏ
ｕｌｄｅｒ　、第１Ａ−６頁から公知である）。

ｅ〉　シリコン層３を製造するために、更に例えばＳ　
ｒ　ＭＯＸ及びＦＩＰＯ９のような絶縁物上に短結晶シ
リコン層を設けるすべての他のいわゆる５Ｏｌ（Ｓｉｌ
ｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）技術を使用する
ことができる（これは例えばハイスマ（Ｊ、　Ｈｅｉｓ
ｍａ）の論文’　１８　ｔｈ　Ｂ５５ＤＥＲＣ，Ｃｏｎ
ｆ、　Ｐｒｏｃ、　Ｊ　Ｊｏｕｒｎａｌ　ｄｅ　Ｐｈｙ
ｓｉｑｕｅ、　ＣｏＬｌｏｑｕｅ　Ｃ４、補遺阻９、第
Ｃ４−３頁に記載されている）。

引続きシリコン層３に砒素を１Ｑ１６Ｃ，４で注入する
。これは例えば５０〜５００ｎｍの厚さを有する。ドー
プされたシリコン層３の上に第２の絶縁層４を配設する
。第２の絶縁層４は例えば酸化珪素からなり、ＣＶＤ法
により例えば１１００ｎの厚さに製造される。第１絶縁
層２、ドープされたシリコン層３及び第２絶縁層４はこ
の層系に対して垂直に延びた共通の側面５を有する。側
面５はドープされたシリコン層３３の表面垂線に対して
平行である。側面５はドープされたシリコン構造物６に
よって覆われている。ドープされたシリコン構造物６は
ドープされたシリコン層３とは逆の導電形に、すなわち
例えばｐドープされている。

シリコン構造物６のドープは例えば砒素によって行う、
ドープされたシリコン構造物６は約１０〜１１００ｎの
厚さを有する。ドープされたシリコン層３はバイポーラ
トランジスタのエミッタを構成する。ドープされたシリ
コン構造物６はバイポーラトランジスタのベースを構成
する。ドープされたシリコン構造物６は導電Ｎ７によっ
て接触される。導電１１１７は、ベースを構成するドー
プされた構造物６用の端子領域である。導１１１１７は
例えば、ドープされたシリコン構造物６と同じ導電形で
あるが、より高い導電率を有する高度にドープされたシ
リコン層からなるか、又は金属珪化物からなる。この導
電層７は例えば２００　ｎｍの厚さを有する。

ドープされたシリコン構造物６の、側面５とは逆の表面
にもう１つのドープされたシリコン層８を配設する。こ
れはドープされたシリコン層３と同じ導電形である。す
なわち例えばｎドープされている。この別のドープされ
たシリコン層８はトランジスタのコレクタを構成する。

別のドープされたシリコン層８の上には端子層９が配設
されている。この端子層９は別のドープされたシリコン
層８と同し導電形であるが、これは−層高い導電率を有
する。トランジシスタ及び基板１の露出しているすべて
の領域は、例えば厚さ１００〜２００ｎｍでかつＣＶＤ
酸化物からなる不活性化層１０で覆われている。不活性
化層ＩＯにはエミッタ（図示されていない）、ベース及
びコレクタを接触するための接触孔が設けられている。

これらの接触孔は例えばＰ　ｔ　Ｓ　ｉ／Ｔ　ｉＷ／Ａ
　Ｉ　Ｓ　ｉＴ　ｉからなる金属化層で満たされ、エミ
・ノタ接触（図示されていない）、ベース接ＭＢ及びコ
レクタ接触代を形成する。エミッタ接触は図示した断面
に対して平行に一平面で配設されている。

第２図にはトランジスタ対を構成する本発明による２個
のトランジスタが示されている。第１絶縁Ｎ２の上には
ドープされたシリコン層３が配設されている。このドー
プされたシリコン層３の上には第２絶縁Ｎ４が配設され
ている。ドープされたシリコン層３は双方のトランジス
タに対するエミッタを構成する。第１絶縁層２、ドープ
されたシリコン層３及び第２絶縁層４は相対する側面５
ａ及び５ｂを有する。側面５ａ、５ｂはドープされたシ
リコン構造物６ａ、６ｂで覆われている。

ドープされたシリコン構造物６ａ、６ｂはそれぞれ各ト
ランジスタのベースを構成する。ドープされたシリコン
構造物６ａ、６ｂは、第２絶縁層４の上に配設されてい
る導電層７ａ、７ｂによって接触されている。導電層７
ａ、７ｂは両トランジスタのベース端子領域を構成する
。ドープされたシリコン構造物６ａ、６ｂの側面５ａ、
５ｂとは反対側の表面には、ドープされたシリコンＮ３
と同し導電形の別のドープされたシリコン層８ａ、８ｂ
が配設されている。この別のドープされたシリコン層８
ａ、８ｂは各トランジスタのコレクタを構成する。別の
ドープされたシリコン層８ａ、８ｂの上には端子層９ａ
、９ｂが配設されている。

この端子Ｊｉ９ａ、９ｂは、別のドープされたシリコン
層８ａ、８ｂと同じ導電形であるが、これらは−層高い
導電率を有する。全構造物は不活性化層１０で覆われて
いる。不活性化層１０内には各トランジスタのベース接
触Ｂａ５Ｂｂ並びにコレクタ接触Ｋａ、Ｋｂ用の金属化
された接触孔が配設されている。各トランジスタ対ａ、
Ｔｂの範囲は上部に二重矢印で示す。個々のトランジス
タＴａ、Ｔｂは、第１図に示したトランジスタと同様に
構成されている。トランジスタＴａ、Ｔｂの共通のエミ
ッタは、第２図に示した区間外にある共通のエミッタ接
触を介して接触されている。

第３図には第２図で説明したトランジスタ対に対する回
路図が示されている。両トランジスタはそれぞれ１個の
ベース接触Ｂａ、Ｂｂ及びコレクタ接触Ｋａ、Ｋｂを有
する。しかしこれらのトランジスタは唯一の共通のエミ
ッタ接触Ｅを有する。

第４図には第２図に示した構造物の平面図が示されてい
る。不活性化層１０の上にはコレクタ接触Ｋａ、Ｋｂ、
　ベース接触Ｂａ、、Ｂｂ及び共通のエミッタ接触Ｅが
配設されている。これらの接触配列には、ＥＣＬ又はＣ
ＭＬ回路で現れるようｔ【接続配置が良好に適応される
。従って本発明によるトランジスタ対を用いてこれらの
回路における所要面積を減少させることができる。これ
らの回路への導線の施行は簡単である。

次に本発明によるトランジスタの製法を記載する。

第５図に示した構造物を以下の処理工程により製造した
。すなわちシリコン基板１１の上に第１絶縁層１２を析
出させた。第１絶Ｉｉ層１２は例えば厚さ１０ｎｍであ
り、これは例えばＳｉｎ、からなりかつ例えば熱酸化法
又はＣＶＤ法により製造した。引続き第１絶縁層１２の
上に結晶成長中にドープされたシリコン層１３を製造し
た。結晶成長中にドープされたシリコン層１３の析出層
厚は２０　ｎｍ　〜５００　ｎｍの範囲でｌｎｍ以下に
精確に制御することができた。ドープされたシリコン層
１３は例えばＣＶＤシリコン析出法により２００ｎｍ〜
５００ｎｍの厚さで製造した。析出後例えば砒素をｌ　
Ｑ　１６Ｃ１！で注入した。これによりシリコン層１３
はｎｏ　ドープされた。ドープされたシリコン層１３の
上に第２絶縁Ｎ１４を析出させた。第２絶縁層１４は例
えば厚さ１１００ｎであり、例えば酸化珪素からなりま
た例えばＣＶＤ法により製造された。第２絶縁層１４の
上に導電層１５を施した。この導電層１５は例えば厚さ
２００ｎｍのＣＶＤシリコンからなり、砒素を注入する
ことによりｐ′″　ドープされた。導電層１５の上に例
えばＣＶＤ法により、例えば酸化珪素からなる厚さ例え
ば１１００ｎの第３絶縁層１６を製造した。

この多重層を製造した後、第１の光学技術によリベース
端子領域１５ａ、１５ｂを特定し、第３絶縁層１６及び
導電ＩＩ　１５をエツチングすることにより製造した。

引続き第２の光学技術によりエミッタ領域１３ａｂを特
定し、第２絶縁層１４、ドープされたシリコン層１３及
び第１絶縁層１２をエツチングすることにより製造した
。

次の工程で生じた構造物の表面に、ドープされたシリコ
ン層１３に対し逆の導電形を有するドープされたシリコ
ン層を施した。これはドープされていない厚さ例えば１
０〜１１００ｎのシリコン層を析出させ、引続き硼素を
注入することによってか、又はｐドープされたシリコン
層を析出することによって行った。引続きこの層を異方
性背面エツチングすることにより、ペース端子領域１５
ａ、１５ｂ及びエミッタ領域１３ａｂの外側面に外側面
被覆１７ａ、１７ｂを、またベース端子領域１５ａ、１
５ｂの内側面に内側面被覆１７１を製造した（第６図参
照）、外側面被覆１７ａ、１７ｂはベース領域を構成す
る。内側面被覆１７１は製造過程において生じるにすぎ
ず、何等の機能も有していない。

次に、生じた構造物に、ドープされたシリコン層１３と
同じ導電形の別のドープされたシリコン層を全面的に施
した。この上に、同じ導電形ではあるが、−層高い導電
率の別の第２シリコン層を析出させた０両層は例えば共
に厚さ１１００ｎであり、第１層はｎドープされまた第
２層はｎ１ドープされた。第３の光学技術によりコレク
タ領域１８ａ、１８ｂを特定し、両層をエツチングする
ことによりコレクタ領域１８ａ、１８ｂ並びにコレクタ
端子領域１９ａ、１９ｂを製造した（第７図参照）。

生じた構造物の表面を不活性化層２０で覆った。

不活性化層２０は例えば厚さ１００〜２００ｎｍであり
、ＣＶＤ酸化物からなる。第８図には不活性化層２０内
に、コレクタ端子領域１９ａ、１９ｂ、ペース端子領域
１５ａ、１５ｂ及びエミッタ領域１３ａｂに達する接触
孔２１を解放させた後の構造物が示されている。

接触孔２１に例えばＰ　ｔ　Ｓ　ｉ／Ｔ　ｉ　Ｗ／Ａ　
Ｉ　５ｉＴｉからなる金属化層を施すことによって、バ
イポーラトランジスタ対にコレクタ接触Ｋａ、Ｋｂ１ベ
ース接触Ｂａ、Ｂｂ及び共通のエミツタ接触Ｅを設け、
完成させた（第９図参照）。

トランジスタ対は、ｌ４ツタ領域１３ａｂ、ベース領域
１７ａ、コレクタ領域１８ａ並びにエミッタ領域１３　
ａ　ｂ、ベース領域１７ｂ及びコレクタ領域１８ｂから
構成されている２個の横方向バイポーラトランジスタか
らなる。有効エミツタ面はベース領域１７ａ又は１７ｂ
を伴うエミッタ領域１３ａｂの接触面によって特定され
る。エミッタ領域１３ａｂはドープされたシリコン層の
結晶成長によって製造されることから、エミツタ面はド
ープされたシリコン層１３の層厚によって決定される。

ドープされたシリコン層１３の層厚は、既に上記した通
り結晶成長を介して良好に制御することができる。

本発明による個々のバイポーラトランジスタの製造はト
ランジスタ対に関して記載したのと同様にして行う。

【図面の簡単な説明】

第１図は本発明によるトランジスタの横断面図、第２図
は本発明によるトランジスタ対の横断面図、第３図は本
発明によるトランジスタ対の回路を示す図、第４図はト
ランジスタ対の接続配置を示す図、第５図、第６図、第
７図、第８図及び第９図は本発明による回路構造体を製
造する処理工程を示す図である。 １．１１・・・基板 ２．１２・・・第１絶縁層 ３．１３・・・シ゛リコン層 ４．１４・・・第２絶縁層 ５．５ａ、５ｂ−側面 ６．６ａ、６ｂ、１７ａ、１１ｂ・−ベース７．７ａ、
７ｂ、１５ａ、１５ｂ−・・ベース端子領域 ８．８ａ、８ｂ、、１８ａＳ　１８ｂ・　ｖレジタ９．
９ａ、９ｂ、１９ａ、１９ｂ・＝コレクタ端子領域 ０１２０・・・不活性化層 ３ａｂ・・・エミッタ領域 ５・・・導Ｔｉ、層 ６・・・第３ｗＩＡ縁層 ＩＧ５

Claims (1)

1. 【特許請求の範囲】 １）ａ）バイポーラトランジスタのエミッタ（３、１３
   ａｂ）が、基板（１、１１）の上にエ ピタキシャル成長され、ドープされ、その 表面垂線に対して平行な側面（５、５ａ、 ５ｂ）を有するシリコン層（３、１３）の 一部として構成されており、 ｂ）バイポーラトランジスタのベース（６、６ａ、６ｂ
   、１７ａ、１７ｂ）が、基板（ １、１１）の表面に配設されかつドープさ れたシリコン層（３、１３）の側面（５、 ５ａ、５ｂ）を被覆するドープされたシリ コン構造物（６、６ａ、６ｂ、１７ａ、１ ７ｂ）として構成されている ことを特徴とするバイポーラトランジスタを有する回路
   構造体。 ２）ドープされたシリコン層（３、１３）が５０〜５０
   ０ｎｍの厚さに析出されていることを特徴とする請求項
   １記載の回路構造体。 ３）基板（１、１１）とドープされたシリコン層（３、
   １３）との間に第１絶縁層（２、１２）を備えているこ
   とを特徴とする請求項１又は２記載の回路構造体。 ４）ドープされたシリコン層（３、１３）の上に第２絶
   縁層（４、１４）を備えていることを特徴とする請求項
   １ないし３の１つに記載の回路構造体 ５）ベース（６、６ａ、６ｂ、１７ａ、１７ｂ）が、第
   ２絶縁層（４、１４）の上に配設されまたベースを形成
   するシリコン構造物（６、６ａ、６ｂ、１７ａ、１７ｂ
   ）と電気的に接続されている良好な導電物質からなるベ
   ース端子領域（７、７ａ、７ｂ、１５ａ、１５ｂ）によ
   って接続されていることを特徴とする請求項４記載の回
   路構造体。 ６）ベース端子領域（７、７ａ、７ｂ、１５ａ、１５ｂ
   ）が金属珪化物からなることを特徴とする請求項５記載
   の回路構造体。 ７）コレクタ（８、８ａ、８ｂ、１８ａ、１８ｂ）が、
   ベース（６、６ａ、６ｂ、１７ａ、１７ｂ）のエミッタ
   （３、１３ａｂ）とは反対側で基板（１、１１）の表面
   に配設されていることを特徴とする請求項１ないし１６
   の１つに記載の回路構造体。 ８）コレクタ（８、８ａ、８ｂ、１８ａ、１８ｂ）の上
   にコレクタ端子領域（９、９ａ、９ｂ、１９ａ、１９ｂ
   ）が配設されており、これがコレクタ（８、８ａ、８ｂ
   、１８ａ、１８ｂ）と同じ導電形であるが、コレクタ（
   ８、８ａ、８ｂ、１８ａ、１８ｂ）よりも高度にドープ
   されていることを特徴とする請求項７記載の回路構造体
   。 ９）ａ）バイポーラトランジスタがバイポーラトランジ
   スタ対の一部として構成されており、ｂ）基板（１、１
   １）の上にエピタキシャル成長され、ドープされたシリ
   コン層（３、 １３）が、両方のバイポーラトランジタに 対して共通のエミッタ（３、１３ａｂ）を 形成しており、 ｃ）ドープされたシリコン層（３、１３）が２つの互い
   に独立した側面（５ａ、５ｂ） を有し、これらがそれぞれ表面垂線に対し て平行に延びており、 ｄ）各側面（５ａ、５ｂ）にはそれぞれ各々のバイポー
   ラトランジスタ（Ｔａ、Ｔｂ） のベース（６ａ、６ｂ、１７ａ、１７ｂ） が配設されており、 ｅ）両方のバイポーラトランジスタ（Ｔａ、Ｔｂ）が同
   一に構成されている ことを特徴とする請求項１ないし８の１つに記載の回路
   構造体。 １０）エミッタ（３、１３ａｂ）を製造するためドープ
   されたシリコン層（３、１３）を結晶成長法により析出
   させることを特徴とする請求項１ないし９の１つに記載
   の回路構造体の製法。 １１）ａ）ドープされたシリコン層（３、１３）をこれ
   が表面垂線に平行な側面（５、５ａ） ５ｂ）を有するように構造化し、 ｂ）ドープされたシリコン層（３、１３）の側面（５、
   ５ａ、５ｂ）を被覆する別のシ リコン層を、ドープされたシリコン層（１ ３、３）とは逆の導電形となるように析出 させ、ドープし、 ｃ）異方性背面エッチングによりこの別のシリコン層を
   、側面（５、５ａ、５ｂ）を被 覆しまたバイポーラトランジスタのベース を形成する側面被覆（６、６ａ、６ｂ、１ ７ａ、１７ｂ）上まで除去する ことを特徴とする請求項１０記載の製法。 １２）ａ）シリコン基板（１１）の上に第１絶縁層（１
   ２）を施し、 ｂ）第１絶縁層（１２）の上にドープされたシリコン層
   （１３）をエピタキシャル成長 させ、 ｃ）ドープされたシリコン層（１３）の上に第２絶縁層
   （１４）を施し、 ｄ）第２絶縁層（１４）の上に導電層（１５）をエピタ
   キシャル成長させ、 ｅ）導電層（１５）の上に第３絶縁層（１６）を施し、 ｆ）第１の光学処理でベース端子領域（１５ａ、１５ｂ
   ）を特定し、第３絶縁層（１６）及び導電層（１５）を
   エッチング除去する ことによりこの領域を製造し、 ｇ）第２の光学処理後にエミッタ領域（１３ａｂ）を、
   第２絶縁層（１４）、ドープさ れたシリコン層（１３）及び第１絶縁層（ １２）をエッチング除去することにより製 造し、 ｈ）構造物上にエミッタ領域（１３ａｂ）とは逆の導電
   形のドープされたシリコン層を 全表面に析出させ、 ｉ）異方性エッチングによりシリコン基板（１１）、第
   ３絶縁層（１６）及び第２絶縁 層（１４）の表面を露出させるが、ベース 端子領域（１５ａ、１５ｂ）及びエミッタ 領域（１３ａｂ）の外側面はベース領域（ １７ａ、１７ｂ）を構成する側面被覆によ り覆われており、 ｊ）構造物を、エミッタ領域（１３ａｂ）と同じ導電形
   の別のドープされたシリコン層 で全面的に被覆し、 ｋ）このドープされたシリコン層の上に、ドープされた
   シリコン層と同じ導電形の高度 にドープされたシリコン層を析出させ、 ｌ）第３の光学処理後にこの２つの層をエッチング除去
   することにより、コレクタ領域 （１８ａ、１８ｂ）が、ベース領域（１７ ａ、１７ｂ）に、またコレクタ端子領域（ １９ａ、１９ｂ）がコレクタ領域（１８ａ、１８ｂ）に
   それぞれ密着して生じるように 構造化し、 ｍ）この構造物に不活性化層（２０）を施し、ｎ）不活
   性化層（２０）中にコレクタ端子領域（１９ａ、１９ｂ
   ）、ベース端子領域（ １５ａ、１５ｂ）及び共通のエミッタ領域 に達する接続孔を開け、金属被覆を施す 各工程よりなるバイポーラトランジスタを有する回路構
   造体の製法。 １３）エミッタ領域（１３ａｂ）用のドープされたシリ
   コン層（１３）をＣＶＤシリコン析出法により厚さ５０
   〜５００ｎｍで析出し、引続き砒素を１０＾１＾６ｃｍ
   ＾−＾２で注入することにより製造することを特徴とす
   る請求項１２記載の製法。 １４）ドープされたシリコン層をベース領域（１７ａ、
   １７ｂ）を製造するために厚さ１０〜１００ｎｍのシリ
   コン層として製造し、これを引続き硼素注入によりドー
   プすることを特徴とする請求項１２記載の製法。