JPH0785477B2

JPH0785477B2 - ポリシリコンのエミッタを有するｓｏｉ横型バイポーラ・トランジスタ、及びその製造方法

Info

Publication number: JPH0785477B2
Application number: JP4341998A
Authority: JP
Inventors: ビジャン・ダーヴァリー; タク・フン・ニン; ガヴァム・ガヴァミー・シャーヒディー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-01-24
Filing date: 1992-12-22
Publication date: 1995-09-13
Anticipated expiration: 2010-09-13
Also published as: EP0552697A3; EP0552697A2; JPH05267322A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体デバイスの分野
に関し、詳細には、シリコン・オン・インシュレータ
（ＳＯＩ）半導体デバイスに関するものである。特に、
本発明は、絶縁体構造の上に形成した高性能バイポーラ
半導体デバイスに関するものである。

【０００２】

【従来の技術】半導体デバイスの製造業者は、常により
高い性能のデバイスを製造するための新しい方法を探求
している。デバイスを製造する新しい方法の探求は、バ
イポーラ・デバイスでは特に重要である。というのは、
通常は、バイポーラ・デバイスを使用するのは、電界効
果トランジスタ（ＦＥＴ）デバイスよりすぐれた固有の
性能上の利点を利用するためだからである。最高の性能
のデバイスの探求に加えて、製造業者は、高性能デバイ
スが、改善されたフォトリソグラフィ技術によりデバイ
スを小型化する能力に適合するようにしなければなら
ず、バイポーラ・プロセスはますますＦＥＴ加工に適合
しなければならなくなっている。これらの要件が課され
るのは、半導体デバイスが機能の数を増大するとともに
各機能の実行速度を高めなければならないからである。

【０００３】半導体デバイスの製造で、デバイスを小型
化することと、高速化することの目的は必ずしも相補的
ではない。これは、デバイスの速度を下げる寄生効果
が、デバイスの小さな寸法だけではなく、デバイスの種
々の幾何形状の比にも依存するからである。たとえば、
バイポーラ・トランジスタのエミッタ上の寄生キャパシ
タンスは、能動デバイスのエミッタ領域にだけ依存する
ものではなく、エミッタ領域の周囲の長さにも依存す
る。このため、デバイスを小型化しても、寄生要素がデ
バイスの性能を低速化するように作用することがある。
さらに、同一の半導体チップ上に高性能のバイポーラ・
トランジスタとＦＥＴデバイスを製造する方法は、必ず
しも互いに適合しない。このため、通常は、ＦＥＴデバ
イスまたはバイポーラ・デバイス（あるいはその両方）
が最適の性能を持たないことになる。

【０００４】従来の技術では、ＳＯＩ構造中にデバイス
を形成することにより、最小のデバイス寸法およびＦＥ
Ｔプロセスとの適合性を維持しながら、バイポーラ・デ
バイスの性能を高めようと試みてきた。この構造では、
シリコンの薄い層を二酸化シリコン、窒化シリコン、石
英その他の材料などの絶縁体層の上に成長させる。シリ
コンを従来のフォトリソグラフィ手段およびエッチング
手段を用いてパターン形成することにより、個別のシリ
コンのペデスタルを形成する。次に、ペデスタル間の空
間をさらに絶縁材料で充填する。最後に、シリコンのペ
デスタル中にバイポーラ・デバイスを形成する、この構
造では、各デバイスが克服しなければならない寄生要素
の増大によってデバイスの性能を低速化させる、デバイ
ス間の大きな間隔がなくなっている。さらに、大きな接
合間隔がなくなったため、デバイスを使用する設計の寸
法が減少する。より重要なことに、（絶縁体による分離
領域とは違って）接合分離領域がなくなり、かつ単結晶
シリコン基板であるために、バイポーラ・トランジスタ
のコレクタと分離領域、ベースと分離領域、およびコレ
クタと基板の間の寄生キャパシタンスが減少する。これ
らのキャパシタンスは、デバイスの性能に直接影響を与
えていたが、これを除去することにより、性能がかなり
改善された。

【０００５】バイポーラ・デバイスの性能をさらに高め
るため、デバイスのｐ−ｎエミッタ・ベース接合が縦型
ではなく、横型に形成された。この種のデバイスの問題
点は、エミッタ・ベース接合の形成が２つのフォトリソ
グラフィ・マスクの相対的位置に依存することであっ
た。この種のデバイスは、ベース幅が非常に大きく、性
能が低い。ＳＯＩ構造中の横型バイポーラ・デバイスの
ベース幅が大きいという問題を解決するには、バイポー
ラ・デバイスのベース幅を画定する２枚のフォトリソグ
ラフィ・マスクの相対位置に依存しない製造シーケンス
が必要であった。従来の技術では、側壁スペーサ技術と
イオン注入技術を組み合わせることにより、この問題を
解決している。この方法によれば、フォトリソグラフィ
・マスク層を重ね合わせて形成したベース幅に対して、
そのベース幅を非常に小さくすることができ（したがっ
て得られたデバイスは高性能にな）る。このデバイスの
問題点は、エミッタ拡散領域が下のシリコン層中に位置
するため、ベース幅を減少させても、デバイスの性能は
最適なものより低いことである。エミッタが下のシリコ
ン層中にあると、エミッタへの金属ケイ化物接点がエミ
ッタ・ベース接合部と非常に近くなる。この間隔は、通
常は、側壁スペーサの厚みより小さく、エミッタ領域の
少数キャリア拡散長より小さい。このエミッタへの金属
ケイ化物接点とエミッタ・ベース接合部との間隔が小さ
いと、デバイスのゲインと性能が低下する。

【０００６】

【発明が解決しようとする課題】本発明の目的は、高性
能のバイポーラ・デバイスを製造することである。

【０００７】本発明の他の目的は、寄生要素が減少した
高性能のバイポーラ・デバイスを製造することである。

【０００８】本発明の他の目的は、デバイスのゲインの
高い高性能のバイポーラ・デバイスを製造することであ
る。

【０００９】本発明の他の目的は、サブミクロン級のフ
ォトリソグラフィに適合する高性能のバイポーラ・デバ
イスを製造することである。

【００１０】本発明の他の目的は、ＦＥＴデバイスの加
工に適合する高性能のバイポーラ・デバイスを製造する
ことである。

【００１１】

【課題を解決するための手段】本発明は、Ｎ⁺型ポリシ
リコンでエミッタを形成して、バイポーラ・トランジス
タの横型エミッタ・ベース接合を形成することにより、
従来の技術の問題点を解決する。これを行うには、ポリ
シリコンのエミッタを、単結晶シリコンの垂直面に接合
させる。単結晶シリコンを誘電体上に成長させ、別の誘
電体層および外部ベース・ポリシリコン層で覆う。外部
ベースと単結晶シリコンの間のエッジ・ストラップ接続
として、ポリシリコンの側壁スペーサを形成する。エッ
ジ・ストラップを、第２の側壁スペーサでデバイスの残
りの部分と分離する。側壁スペーサを１つの画定辺とし
て使用して、単結晶シリコン中に真性ベース領域（すな
わち、エミッタとＰＮ接合を形成するベース領域）を形
成する。真性ベース領域を側壁スペーサの下に拡散させ
る。第２の側壁スペーサを１つの画定辺として使用し
て、単結晶シリコンを下の誘電体までエッチングする。
このエッチングにより、側壁スペーサの下を除いて真性
ベース領域が全て除去され、単結晶シリコンの垂直面が
露出する。この露出した垂直面が真性ベース領域であ
る。次に、Ｎ型ポリシリコンをコンフォーマルに付着さ
せて、単結晶シリコンの真性ベース領域の垂直面にエミ
ッタ接点を形成する。得られた垂直なエミッタ・ベース
接合は、誘電皮膜で分離されているめ、寄生キャパシタ
ンスが少なくなる。このデバイスはまた、エミッタがポ
リシリコン製であるため、ゲインが高く、したがって高
性能である。最後に、このデバイスは、ベース幅形成の
ためのフォトリソグラフィ・マスクの相対位置に依存せ
ず、その結果、フォトリソグラフィによる最小寸法より
はるかに小さいベース幅が得られ、デバイスの性能が向
上する。

【００１２】

【実施例】本発明は、エミッタが単結晶シリコン中では
なく、ポリシリコン層から形成されているため、高性能
であるシリコン・オン・インシュレータ（ＳＯＩ）横型
バイポーラ・デバイスに関するものである。さらに、バ
イポーラ・デバイスのベース幅は、２つのフォトリソグ
ラフィ・マスク・レベルの相対的位置合せに依存しない
ので、非常に小さい横寸法で製造が可能で、したがって
性能が改善される。重ね合わせたマスク層に関係なくベ
ース幅が形成されるので、デバイスはゲインがフォトリ
ソグラフィによって変調されず、減少しつつあるフォト
リソグラフィの寸法に適合する。さらに、本発明のデバ
イスは、ＳＯＩ構造であるため、通常のベースとコレク
タ、ベースと分離領域、およびコレクタと基板の接合に
関連する寄生キャパシタンス要素が存在しない。本発明
はまた、エミッタ接合に接するケイ化物層の寄生効果の
影響を受けない。最後に、本発明の構造は、ＦＥＴデバ
イスの性能を低下させる高温アニーリングを必要としな
いため、ＦＥＴデバイスの加工と適合する。下記の本発
明の説明では、特定のＮ型およびＰ型材料に関して、ま
た特定の周知のフォトリソグラフィおよびエッチング方
法に関して記述するが、Ｎ型またはＰ型の材料を反対の
型の材料に変えても、具体的に記載する構造と該当する
すべての点で同等の構造が得られる。さらに、本発明に
よる製造には、周知のフォトリソグラフィ工程およびエ
ッチング工程を使用する。これらは、半導体デバイスの
製造で一般に使用されるものであり、したがって該当す
る点について指摘する以外は、詳細には説明しない。

【００１３】図１は、本発明のレイアウトの上面図であ
る。図１に示すバイポーラ・デバイスは、エミッタ接点
２０、外部ベース接点１０、およびコレクタ接点３０を
有する。コレクタ６０は、デバイス構造の単結晶シリコ
ン層中に形成されている。外部ベース層４０は、Ｐ⁺に
ドーピングされたポリシリコンから形成される。エミッ
タ７０は、Ｎ⁺型のポリシリコン層から形成される。エ
ミッタ領域７０およびコレクタ領域６０は、それぞれ外
部ベース層４０の上で重なり合った１辺を有する。分離
領域５０が、外部ベース層４０に重なり合わないコレク
タ６０およびエミッタ７０の残りの３辺を取り囲む。図
２は、図１の線ＡＡに沿った本発明のバイポーラ・デバ
イスの最終構造の断面を示す。エミッタ接点２０は、Ｎ
⁺型ポリシリコン層の上に形成したケイ化チタン層に接
触する。Ｎ⁺型ポリシリコンおよびＰ型領域１５０は、
ＮＰＮトランジスタのエミッタ・ベース接合を形成す
る。ベース・コレクタ接合は、領域１５０および１０２
から形成される。コレクタ接点３０は、単結晶シリコン
Ｎ⁺型領域１３０の上に形成したケイ化チタン層に接触
する。領域１３０は、領域１０２に接触する。ベース接
点１０（図２には図示せず）は、Ｐ⁺型ポリシリコン層
の上に形成したケイ化チタン層に接触する。Ｐ⁺型ポリ
シリコン層は、垂直なＰ型層を介して単結晶のＰ型ベー
スに接触する。デバイスの個々の要素の機能は、下記の
デバイスの製造方法の説明からより完全に理解できよ
う。

【００１４】図３は、本発明の製造方法の中間工程を示
す断面図である。具体的には、図３は二酸化シリコン層
１０４で覆った基板１００を示す。層１０４は、３つの
領域、１０４Ａ、１０４Ｂ、１０４Ｃを有し、これらは
シリコン・オン・インシュレータ（ＳＯＩ）層１０２を
カプセル封じする。領域１０４Ａは、ＳＯＩ層１０２と
基板１００の間にある。領域１０４Ｂは、層１０２の全
ての面を取り囲んでいる。図３では、領域１０４Ｂがセ
ルＡ中のＳＯＩ層１０２をセルＢ中のＳＯＩ層１０２か
ら横方向に分離する。領域１０４Ｃは、ＳＯＩ層１０２
をＰ⁺型ポリシリコン層１０６から分離する。Ｐ⁺型ポリ
シリコン層１０６は、窒化シリコン層１０８で覆われて
いる。ＳＯＩ皮膜は、酸化物上にポリシリコンを付着さ
せ、シード領域を通して再結晶する方法、またはシード
・ホールを介してシリコンを横方向にエピタキシャル成
長させた後に構造を研磨する方法、あるいはシリコンへ
の酸素の高濃度注入およびアニーリング（ＳＩＭＯＸ）
を用いる方法などの、多くの周知の方法を用いて形成で
きる。分離領域は、領域１０４Ｂに相当する。次に二酸
化シリコン１０４Ｃの層をＳＯＩ層および分離領域上に
付着させる。最後に、Ｐ⁺型ポリシリコン層および窒化
シリコンを付着させる。

【００１５】基板１００は、この構造中の残りの層に比
べて非常に厚い（６００μｍ程度）。領域１０４Ａ中の
二酸化シリコンの厚みは、約２００〜８００ｎｍであ
る。単結晶シリコン１０２は厚みが約１００〜２００ｎ
ｍで、約１０¹⁷原子／ｃｍ³の濃度でＮ型にドーピング
されている。Ｎ型ドーパントは通常リンまたはヒ素であ
る。シリコン層１０２の厚みおよびドーピング濃度は、
デバイスの性能がさらに最適になるように変えることが
できる。ＳＯＩ層１０２とポリシリコン層１０６の間の
誘電体の厚みは約１００〜２００ｎｍである。誘電体は
必ずしも二酸化シリコンである必要はなく、窒化シリコ
ン、二酸化シリコンと窒化シリコンの組合せなど、どの
ような誘電体でもよい。ポリシリコン層１０６の厚みは
約１００〜４００ｎｍで、高度にＰ型にドーピングされ
ている。Ｐ型ドーパントは、通常ホウ素である。通常、
このドーピングは１０²¹／ｃｍ³を超える。最後に、窒
化シリコン層１０８の厚みは、約１００〜３００ｎｍで
ある。この誘電体も、石英や、二酸化シリコンと窒化シ
リコンの組合せなど、窒化シリコン以外のものでもよ
い。

【００１６】図４は、本発明の外部ベース層のパターン
形成およびエッチング後の線ＡＡに沿った断面を示す。
図３の表面全体にフォトレジストを塗布し、レジストを
パターニングし現像する。次に、ウェーハの表面全体
を、窒化シリコン誘電体およびポリシリコン層は除去す
るが、単結晶シリコンを覆う二酸化シリコンは除去しな
い、エッチング工程にかける。これは、二酸化シリコン
表面でエッチングが停止するようにエッチ速度およびエ
ッチ時間を調節した、従来型の反応性イオン・エッチン
グ（ＲＩＥ）により行う。外部ベース層１０６を形成し
た後、エミッタ・ウインドウを覆う酸化物を除去しなけ
ればならない。図５に、この工程を示す。フォトレジス
トを再度デバイスの上に全面的に付着させる。フォトレ
ジスト１１０がコレクタ領域を保護するが、（窒化シリ
コンで覆われた）ベース領域の一部およびエミッタ領域
はエッチング工程にさらされるように、フォトレジスト
を現像する。この工程に使用するエッチング法はエッチ
時間およびエッチ速度を調節したＲＩＥである。ＲＩＥ
工程で、単結晶シリコンを覆う二酸化シリコンの厚みが
除去され、レジスト１１０で保護されていない分離領域
の上からも同じ厚みが除去される。ＲＩＥ工程で、外部
ベース層１０６を覆う窒化シリコンの厚みの一部も除去
される。窒化シリコン層１０８のフォトレジスト１１０
で保護された部分はエッチングされない。

【００１７】図６は、外部ベース層１０６と、後で形成
するバイポーラ・デバイスの真性ベースの間に接点を形
成するのに使用する、側壁スペーサの形成を示す。図５
に示すように、エミッタ側のシリコンを露出させた後、
構造上に高濃度にドーピングした（Ｐ型、約１０²⁰／ｃ
ｍ³）ポリシリコンのコンフォーマルな層を付着させ
る。このコンフォーマル層の厚みは約５０〜１００ｎｍ
である。次に、このコンフォーマル層をＲＩＥ工程にか
ける。このＲＩＥ工程は、付着させたポリシリコンの厚
み全体がエッチングによって除去されるように調節す
る。しかし、構造の表面から垂直に延びるポリシリコン
はエッチングされない。これは、ＲＩＥ工程では垂直に
エッチングするが、水平方向のエッチ速度が実質的にゼ
ロであるためである。したがって、水平部分がエッチン
グによって除去されても、垂直な側壁に付着する層は除
去されない。次に、フォトレジスト層を全面的に付着さ
せた後、現像してエミッタ領域および隣接するポリシリ
コン側壁スペーサを覆わせる。ただし、現像したフォト
レジストは、エミッタ領域に隣接しないポリシリコン側
壁スペーサは覆わない。等方性ＲＩＥ工程を行ない、現
像したフォトレジストの下を除いて、ポリシリコン・ス
ペーサを全て除去すると、図６のポリシリコン側壁スペ
ーサ１１２が残る。

【００１８】ポリシリコン側壁スペーサ１１２を形成し
た後、同じく材料の全面的な付着工程と全面的な異方性
ＲＩＥ工程とを使用して、垂直面の上に窒化シリコン・
スペーサ１１４を形成する。窒化シリコン・スペーサ層
は、窒化シリコンと二酸化シリコンの組合せなど他の誘
電材料で形成してもよい。二重スペーサ層にはいくつか
の重要な特徴がある。第１に、ポリシリコン層１１２が
外部ベースのポリシリコン層１０６に接触する。第２
に、ポリシリコン層１１２が単結晶層１０２にも接触す
ることができる。したがって、側壁スペーサ１１２は、
外部ベース１０６と単結晶シリコン層１０２とを電気的
に接続することができる。さらに、窒化シリコンのスペ
ーサ層１１４が、ポリシリコン側壁スペーサ１１２をど
のエミッタ側の接点からも分離する。窒化シリコン・ス
ペーサ層の厚みは約５０〜２００ｎｍである。これは、
スペーサ層１１４の厚さが、ポリシリコン側壁スペーサ
１１２をどのエミッタ接続からも分離するのに十分な厚
さであり、しかも下記に説明するように、真性ベースへ
の良好な接続を形成するのに十分な薄さでなければなら
ないため、重要である。

【００１９】側壁スペーサ１１２および１１４を形成し
た後、真性ベース１５０を形成する。これは、Ｐ型ドー
パントを露出したエミッタ領域に注入することによって
行う。注入量およびエネルギー条件は、均一な横型ベー
ス・プロファイルが得られるように調節する。代表的な
注入条件は、ホウ素を５ｋｅＶのエネルギー、５×１０
¹³／ｃｍ²の注入量、または３０ｋｅＶのエネルギー、
１×１０¹⁴／ｃｍ²の注入量で注入することである。こ
の注入により、主として露出したシリコンがドーピング
される。しかし、この注入により、側壁スペーサ１１２
および１１４の下にあるシリコンの一部もドーピングさ
れる。これは、イオン注入されたドーパントが横方向に
移動するためである。その結果、ドーパントの一部はス
ペーサの縁部の下に注入される。さらに、ドーパントは
横方向に外部拡散する。注入後、高温で短時間（たとえ
ば１０００℃で５秒間）アニーリングすることにより、
スペーサ層１１２および１１４の下へのドーパントの外
部拡散が増強される。スペーサ層１１４の厚みは、ポリ
シリコン層との良好な接触を行うために外方拡散が到達
しなければならない厚みなので、重要である。単結晶シ
リコンだけが注入にさらされ、そこが注入を行いたい場
所であるため、ドーパントの注入にマスクを用いる必要
はない。構造の表面の残りの部分のほとんどは、注入に
さらされても問題を生じない窒化物または酸化物であ
る。ポリシリコン・スペーサ層１１２の水平面がＰ型の
ドーパントで注入されても、スペーサ層１１２はすでに
高度にＰ型ドーピングされているため、この注入は影響
を与えない。代替の注入方法は、ポリシリコン・スペー
サ層１１２の形成後、窒化シリコン・スペーサ１１４の
形成前に注入を行うものである。この代替方法による
と、真性ベース１５０とポリシリコン・スペーサ１１２
との間の電気的接続が確実に行なわれる。

【００２０】真性ベースの形成に続いて、低温高圧湿式
酸化（ＨＹＰＯＸ）を行う。この工程では、高度にドー
ピングされたシリコンが、軽度にドーピングされたシリ
コンよりはるかに速く酸化される。ここで使用する工程
では、温度が約６００〜８００℃、圧力が約１０〜２０
気圧である。図７では、側壁スペーサの露出したポリシ
リコンと、露出した単結晶シリコンが酸化されている。
酸化される側壁スペーサ１１６は、その側壁スペーサを
形成するポリシリコンが単結晶シリコンより高濃度にド
ーピングされているため、単結晶シリコン層が酸化され
るより速く酸化される。したがって、ＨＹＰＯＸ工程後
の層１１６の垂直方向の酸化物の厚みは、約１００〜２
００ｎｍであるのに対し、層１１８の厚みは約１０〜２
０ｎｍである。ＨＹＰＯＸ工程後、短時間ＲＩＥエッチ
ングを行ない、二酸化シリコンをエッチングする。この
ＲＩＥ工程で層１１８が除去されるが、層１１８より厚
い層１１６は大部分が残る。層１１８を除去した後、シ
リコンの全面的なエッチングを行う。ＲＩＥに使用する
エッチ・ガスは、Ｃｌ₂、Ｏ₂およびＡｒを含有するＨＣ
ｌである。ＲＩＥは約５００Ｗの低電力で、圧力約１０
ミリトルで行う。このエッチングは選択性が高く、シリ
コンは除去するが、二酸化シリコンには影響を与えな
い。したがって、下の単結晶シリコン層１５０は除去さ
れるが、二酸化シリコン層１１６および１０４は影響を
受けない。

【００２１】図８に、エミッタ領域の単結晶シリコンを
除去した後のデバイスを示す。側壁スペーサの下にあっ
たＰ型ベースはまだ残っている。さらに、酸化されたポ
リシリコン層１１６はエッチバックされるが、まだ層１
１２を絶縁している。層１１２は、層１１６、１１４お
よび１０４Ｃで絶縁されているため、外部ベース１０６
および真性ベース１５０にだけ接触する。エミッタ領域
の単結晶シリコンをエッチングした後、第２のポリシリ
コン層を付着させる。図９に、第２のポリシリコン層を
付着させた後の断面を示す。第２のポリシリコン層１２
５は、高濃度にドーピングしたＮ型のポリシリコン層で
あり、バイポーラ・デバイスのエミッタを形成する。ポ
リシリコンの付着は、ＣＶＤデバイス中で従来の方法に
より行う。ポリシリコンは付着の間にＮ型にドーピング
される。Ｎ型のポリシリコンは、ドーパント濃度が約１
０²¹／ｃｍ³である。このＮ型ポリシリコン層１２５
は、界面１５５で真性ベースと接触する。その後短時間
のアニーリングを行ない、Ｎ型ドーパントの一部をＰ型
の真性ベース領域に外方拡散させる。Ｎ型ドーパントの
外方拡散により、界面１５５のきわめて近くにエミッタ
のＰＮ接合が形成される。そうすると、バイポーラ・デ
バイスのベース幅が、真性ベースの幅からＮ型ドーパン
トの外部拡散の幅を引いた差で画定される。得られたベ
ース幅は非常に狭く、０．１μｍ程度で、これによりデ
バイスの性能が改善される。さらに、ポリシリコン・エ
ミッタを有するバイポーラ・デバイスは、通常、単結晶
シリコン・エミッタを有するデバイスより電流ゲインが
高い。残ったポリシリコンは、窒化シリコンまたは二酸
化シリコンにのみ接触するため、Ｎ型ドーパントがこれ
らの領域に外部拡散しても影響はない。アニーリングは
約１０００℃で５秒間行う。

【００２２】図１０は、Ｎ型ポリシリコン１２５をエッ
チングにより除去し、ベース接点およびコレクタ接点を
開けた後の構造の断面を示す。Ｎ型ポリシリコン１２５
を全面的に付着させた後、ベース接点およびコレクタ接
点を覆うポリシリコンおよび他の誘電体を除去しなけれ
ばならない。これは２段階で行う。最初に、Ｎ型ポリシ
リコン１２５をエッチングした後、従来のフォトレジス
ト塗布および現像を行う。現像したフォトレジストによ
り、エッチングすべきエミッタ接点領域の外側の領域が
画定される。第１のエッチングは等方性で、シリコンだ
けをエッチングする。この工程で使用するＲＩＥプロセ
ス・ガスはＳＦ₆で、電力は約２００Ｗで、高圧（約３
００ミリトル）とする。この結果、下の誘電体をエッチ
ングせずにポリシリコン層１２５が完全に除去され、ポ
リシリコン層１２５のフォトレジストで保護された部分
が残る。２段階エッチングの第２の部分では、誘電体は
エッチングするがシリコンはエッチングしない（シリコ
ンに対して選択性を有する）全面的なエッチングを行
う。この時点でＮ型ポリシリコン層１２５で覆われてい
ない誘電体が、ベース接点、コレクタ接点、またはベー
スとコレクタの間のスペーサ層のいずれかを覆う。した
がって、これらの誘電体をエッチングすると、ベース接
点およびコレクタ接点が開かれる。ＲＩＥのエッチ・ガ
スは、ＣＨＦ₃およびＯ₂で、約１４００Ｗの高電力、１
５ミリトルの圧力で行う。Ｎ型ポリシリコン層１２５
は、ベース接点と重なり合い、このエッチングからベー
ス接点を保護することが重要である。この重なりは、下
の誘電体がエッチングされると、エミッタ接点への直接
接続が生じて、バイポーラ・デバイスが短絡を生じるた
め、重要である。誘電体のエッチング後、エミッタ・ポ
リシリコンを覆う残りのフォトレジストを酸素プラズマ
中で除去する。

【００２３】ベース接点およびコレクタ接点を開けた
後、Ｎ型ドーパントの全面的な注入を行う。この注入
は、コレクタ領域中のシリコンをＮ⁺型にドーピングし
たシリコンに変換するためのもので、その結果、良好な
コレクタ接点が形成される。この注入が必要なのは、軽
度にドーピングしたＮ型シリコンに金属接点を使用する
と、工程のこの時点で露出して、良好なオーム接触が行
われないからである。図１０に、注入される３種類のシ
リコンの表面、すなわちＮ型エミッタ接点、外部ベー
ス、およびコレクタ接点を示す。コレクタにＮ型の注入
を行うことが望ましく、Ｎ型のエミッタに同じ注入が行
われても影響はない。この時に問題となるのは、外部ベ
ース層１０６へのＮ型ドーパントの注入である。外部ベ
ース層は、非常に高濃度にＰ型ドーパントでドーピング
され、約１０²¹／ｃｍ³の濃度で過飽和になる。Ｎ型ド
ーパントの全面的な注入は、コレクタ中に得られるＮ⁺
領域１３０の濃度が約１０²⁰／ｃｍ³になるように行
う。したがって、Ｎ型の注入がＰ型の外部ベースに達し
ても、高濃度のＰ型ドーピングがＮ型の注入の影響を打
ち消すので、外部ベースは影響を受けない。Ｎ型の注入
には、リンのドーパントを使用し、注入量は１０¹⁵／ｃ
ｍ²、エネルギーは２０〜４０ｋｅＶで行う。

【００２４】コレクタ拡散領域１３０を形成した後、接
点をシリサイド・プロセスにかける。シリサイド・プロ
セスで、配線レベルで使用した場合の外部ベースのシー
ト抵抗が改善され、配線メタラジと、エミッタ接点、ベ
ース接点、コレクタ接点との間の接触抵抗が改善され
る。シリサイド・プロセスでは、まず金属ケイ化物の全
面的な付着を行う。本明細書ではチタンを付着させてい
るが、タングステン、白金などの他の金属も適する。チ
タンは、３０〜５０ｎｍの厚みに付着させる。次に構造
を低温アニーリングにかけて、シリコンと接触する金属
チタンを全てケイ化チタン（ＴｉＳｉ₂）に変換する。
得られたケイ化チタン層の厚みは約５０〜１００ｎｍ
で、シート抵抗は約５〜１０Ω／ｃｍ²である。図１１
では、ポリシリコンのエミッタ接点上にケイ化物１６０
があり、露出した外部ベース層の上にケイ化物１６５が
あり、コレクタ接点の上にケイ化物１９０がある。ケイ
化物が形成されない場所は、ケイ化物が形成される場所
と全く同様に重要である。具体的には、エミッタのポリ
シリコン接点を外部ベースから分離する窒化シリコン１
９５上には、ケイ化物が形成されない。同様に、外部ベ
ースをコレクタ接点から分離する二酸化シリコン１９３
または窒化シリコン１１４上にも、ケイ化物が形成され
ない。したがって、誘電体層があるため、ケイ化物の全
面的な形成を行っても、バイポーラ・デバイスの短絡は
生じない。ケイ化物接点を形成した後、従来の不動態化
層および配線メタラジを付着させる。図１２では、１０
００ｎｍの石英層２００が図１１の構造上に全面的に付
着されている。エミッタ、コレクタおよびベースの接点
ホールを、従来のフォトレジストおよび現像工程により
画定する。接点ホールは、従来のＲＩＥによりエッチン
グする。ＲＩＥはケイ化物に対して選択的であるため、
石英層（または他の絶縁層）だけをエッチングし、ケイ
化チタン層はエッチングしない。ＲＩＥガスは、ＣＨＦ
₃とＯ₂の混合物で、エッチングは約１４００Ｗの高電
力、約１５ミリトルの圧力で行う。接点ホールを形成し
た後、アルミニウムと銅の合金などの配線用金属を付着
させる。もう１回フォトレジストを使用してエミッタ２
０、ベース（図示せず）、およびコレクタ３０の配線用
接点を形成する。エミッタ接点とコレクタ接点との間に
接点のためのフォトリソグラフィ寸法をとらないと、エ
ミッタ接点とコレクタ接点との間の距離が減少するた
め、ベース接点は直接エミッタ接点とコレクタ接点との
間にはつくらない。エミッタとコレクタの距離は、外部
ベース上にシリサイド・プロセスを実施するのに必要な
最小幅に減少させることができる。このプロセスでの最
小寸法は、約０．５μｍである。図１２に、本発明の最
終のバイポーラ・デバイスの構造を示す。

【００２５】図１２に示したバイポーラ・トランジスタ
の動作の主要な点は、トランジスタのベース幅が小さ
く、誘電体で完全に取り囲まれているため、デバイスの
動作速度を低下させる寄生キャパシタンスが非常に小さ
いことである。以上説明したように、ベース幅は、単結
晶シリコン中のＰ型ドーパントを注入した領域の横方向
の外方拡散領域と、エミッタ・ポリシリコンからのＮ型
の外方拡散領域との差である。この差は約１００ｎｍで
ある。真性ベースは、ポリシリコンの側壁スペーサによ
って外部ベースに接続されている。ポリシリコンの側壁
スペーサは、付着時にＰ型にドーピングすることがで
き、接続はＰ⁺型にドーピングした外部ベースから側壁
スペーサに外方拡散することにより形成できる。さら
に、ベースとコレクタを取り囲む二酸化シリコン層１０
４により、分離領域への寄生キャパシタンスが確実に存
在しなくなる。

【００２６】このデバイス製造方法は、高温、長時間の
アニーリングを必要としないため、特に有用である。こ
の種の工程では、同じ基板上へのＦＥＴデバイスの形成
は非常に困難である。図１２に示すデバイスでは、ベー
ス・ポリシリコンもしくはエミッタ・ポリシリコンから
ドーパントを外方拡散させ、またはシリサイド・プロセ
スを行うのに使用するアニーリングは、熱による影響が
最小である。これらの工程全体でのアニーリングは、８
００℃で５分間、１０００℃で５秒間、９００℃で１秒
間である。これらの温度により、同じ基板上に高性能の
ＦＥＴデバイスが容易に形成できる。この方法は、最小
のベース幅の、したがって最高の性能のデバイスを形成
するのに最小のフォトリソグラフィ像の寸法を必要とし
ないため、非常に有用である。最後に、ポリシリコンの
エミッタは単結晶シリコンのエミッタより再結合電流が
小さいため、バイポーラ・デバイスのゲインが高くな
る。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
寄生要素が減少し、デバイスのゲインが高く、サブミク
ロン級のフォトリソグラフィに適合する、高性能のバイ
ポーラ・トランジスタを実現することができる。

【図面の簡単な説明】

【図１】本発明のレイアウトの上面図である。

【図２】図１の線ＡＡに沿った、本発明のバイポーラ・
デバイスの断面図である。

【図３】本発明の製造法の中間段階での断面図である。

【図４】外部ベース領域を画定した後の、本発明の構造
の断面図である。

【図５】エミッタ側の単結晶シリコンを露出した後の、
本発明の構造の断面図である。

【図６】側壁スペーサを形成し、真性ベース領域をイオ
ン注入した後の、本発明の構造の断面図である。

【図７】ＨＹＰＯＸ工程を実施した後の、本発明の構造
の断面図である。

【図８】エミッタ側の単結晶シリコンをエッチングした
後の、本発明の構造の断面図である。

【図９】Ｎ⁺型ポリシリコン層を付着した後の、本発明
の構造の断面図である。

【図１０】外部ベース接点を画定した後の、本発明の構
造の断面図である。

【図１１】Ｎ型およびＰ型ポリシリコン接点上にケイ化
物を形成した後の、本発明の構造の断面図である。

【図１２】不動態化層を付着させ、金属接点を形成した
後の、本発明の構造の断面図である。

【符号の説明】

２０エミッタ接点３０コレクタ接点１００基板１０２ＳＯＩ層１０４二酸化シリコン層１０６ポリシリコン外部ベース１１２ポリシリコン側壁スペーサ１１４窒化シリコン側壁スペーサ１２５ポリシリコン・エミッタ１３０Ｎ⁺型単結晶コレクタ拡散領域１５０Ｐ型真性ベース領域１５５界面２００石英層

───────────────────────────────────────────────────── フロントページの続き (72)発明者タク・フン・ニンアメリカ合衆国10598、ニューヨーク州ヨークタウン・ハイツ、ウェストン・レーン 3085 (72)発明者ガヴァム・ガヴァミー・シャーヒディーアメリカ合衆国10606、ニューヨーク州ホワイト・プレーンズ、マーティン・アベニュー25、708号 (56)参考文献特開平３−8341（ＪＰ，Ａ) 特開平３−60130（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１の種類のドーパントでドーピングされ
た第１の領域と、第２の種類のドーパントでドーピング
され、該第１の領域に側面で接合された第２の領域とを
有し、水平面および垂直面を有する、単結晶シリコン層
と、上記単結晶シリコン層の上記第２の領域の上に設けられ
た誘電体層と、上記誘電体層の上に設けられた第１の種類のドーパント
でドーピングされた第１のポリシリコン層と、上記第１のポリシリコン層を上記単結晶シリコン層の上
記第１の領域に電気的に接続する、上記第１の種類のド
ーパントでドーピングされた第２のポリシリコン層と、上記単結晶シリコン層の上記垂直面を介して上記単結晶
シリコン層の上記第１の領域に接合された、上記第２の
種類のドーパントでドーピングされた第３のポリシリコ
ン層とを有する、バイポーラ・トランジスタ。
【請求項２】上記第２のポリシリコン層が、上記第１の
ポリシリコン層を上記単結晶シリコン層の上記水平面を
介して上記単結晶シリコン層の上記第１の領域に接続す
ることを特徴とする、請求項１のバイポーラ・トランジ
スタ。
【請求項３】さらに、上記第２のポリシリコン層を上記
第３のポリシリコン層から絶縁するため、上記第３のポ
リシリコン層と上記第２のポリシリコン層との間に設け
られたスペーサ層を有することを特徴とする、請求項２
のバイポーラ・トランジスタ。
【請求項４】第１の誘電体層と、上記第１の誘電体層の上に設けられた第２の誘電体層
と、上記第１の誘電体層と第２の誘電体層の間に設けられ、
水平面および垂直面を有する単結晶シリコン層と、第１の種類のドーパントでドーピングされた第１および
第２のポリシリコン層と、第２の種類のドーパントでドーピングされた第３のポリ
シリコン層とを有し、上記第２の誘電体層が、上記単結晶シリコン層と上記第
１のポリシリコン層の間に設けられ、上記単結晶シリコン層が、上記第１の種類のドーパント
でドーピングされた第１の領域と、上記第２の種類のド
ーパントでドーピングされ、該第１の領域に側面で接合
された第２の領域とを有し、上記第２のポリシリコン層が、上記第１のポリシリコン
層を上記単結晶シリコンの上記第１の領域に電気的に接
続し、上記第３のポリシリコン層が、上記単結晶シリコン層の
上記垂直面を介して上記単結晶シリコン層に接合されて
いる、バイポーラ・トランジスタ。
【請求項５】上記第２のポリシリコン層が、上記第１の
ポリシリコン層を上記単結晶シリコン層の上記水平面を
介して上記単結晶シリコンに接続することを特徴とす
る、請求項４のバイポーラ・トランジスタ。
【請求項６】さらに、上記第２のポリシリコン層を上記
第３のポリシリコン層から絶縁するため、上記第３のポ
リシリコン層と上記第２のポリシリコン層との間に設け
られたスペーサ層を有することを特徴とする、請求項５
のバイポーラ・トランジスタ。
【請求項７】水平面および垂直面を有する単結晶シリコ
ン層、誘電体層および第１の種類のドーパントでドーピ
ングされた第１のポリシリコン層を順次形成する工程
と、上記単結晶シリコン層の第１の領域を上記第１の種類の
ドーパントでドーピングする工程と、上記第１のポリシリコン層を、上記第１の種類のドーパ
ントでドーピングした第２のポリシリコン層で、上記単
結晶シリコン層の上記第１の領域に電気的に接続する工
程と、上記第２の種類のドーパントでドーピングした第３のポ
リシリコン層を、上記単結晶シリコン層の上記垂直面を
介して、上記単結晶シリコン層の上記第１の領域に接合
する工程とを含む、バイポーラ・トランジスタの製造方法。
【請求項８】上記第２のポリシリコン層が、上記第１の
ポリシリコン層を上記単結晶シリコンの上記水平面を介
して上記単結晶シリコンに接続することを特徴とする、
請求項７のバイポーラ・トランジスタの製造方法。
【請求項９】さらに、上記第２のポリシリコンを上記第
３のポリシリコン層から絶縁するため、上記第３のポリ
シリコン層と上記第２のポリシリコン層との間にスペー
サ層を形成する工程を含むことを特徴とする、請求項８
のバイポーラ・トランジスタの製造方法。
【請求項１０】第１の誘電体層の上に、水平面および垂
直面を有する単結晶シリコン層を形成する工程と、第２の誘電体層を介して上記単結晶シリコン層の上に、
第１の種類のドーパントでドーピングされた第１のポリ
シリコン層を形成する工程と、上記単結晶シリコン層の第１の領域を上記第１の種類の
ドーパントでドーピングする工程と、上記第１のポリシリコン層を、上記第１の種類のドーパ
ントでドーピングした第２のポリシリコン層で、上記単
結晶シリコン層の上記第１のポリシリコン層に接続する
工程と、上記第２の種類のドーパントでドーピングした第３のポ
リシリコン層を、上記単結晶シリコン層の上記垂直面を
介して上記単結晶シリコン層の上記第１の領域層に接合
する工程とを含む、バイポーラ・トランジスタの製造方
法。
【請求項１１】上記第２のポリシリコン層が、上記第１
のポリシリコン層を上記単結晶シリコン層の上記水平面
を介して上記単結晶シリコンに接続することを特徴とす
る、請求項１０のバイポーラ・トランジスタの製造方
法。
【請求項１２】さらに、上記第２のポリシリコンを上記
第３のポリシリコン層から絶縁するため、上記第３のポ
リシリコン層と上記第２のポリシリコン層との間にスペ
ーサ層を形成する工程を含むことを特徴とする、請求項
１１のバイポーラ・トランジスタの製造方法。