JPH0334368A - アクティブマトリクス表示パネル - Google Patents
アクティブマトリクス表示パネルInfo
- Publication number
- JPH0334368A JPH0334368A JP1168187A JP16818789A JPH0334368A JP H0334368 A JPH0334368 A JP H0334368A JP 1168187 A JP1168187 A JP 1168187A JP 16818789 A JP16818789 A JP 16818789A JP H0334368 A JPH0334368 A JP H0334368A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- gate
- semiconductor layer
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6732—Bottom-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の薄膜トランジスタ（ＴＰＴ）をマトリ
クス状に備えた液晶デイスプレィ（ＬＣＤ）等のアクテ
ィブマトリクス表示パネルに関するものである。
クス状に備えた液晶デイスプレィ（ＬＣＤ）等のアクテ
ィブマトリクス表示パネルに関するものである。
従来より、アクティブマトリクス表示パネルにおいては
、非晶質５ｉ（ａ−８ｉ）を用いたＴＦＴアレイを内蔵
したものが知られている。
、非晶質５ｉ（ａ−８ｉ）を用いたＴＦＴアレイを内蔵
したものが知られている。
第１図はＴＰＴの概略断面図である０図に示されるよう
に、このＴＰＴは、ガラス基板１上にスパッタ加工によ
り所定の形状に形成されたＩＴＯ＜Ｉｎ Ｏ＋５ｎＯ
２）よりなる透明電極２を３ 有している。また、ガラス基板ｌ上には、タンタル（Ｔ
ａ）を１０００〜３０００オンダストローム厚に成膜し
て形成されたゲート電＠３と、このゲート電極３の表面
の一部を陽極化成することにより形成したゲート絶縁膜
４とを有している。さらに、ガラス基板１上にはゲート
絶縁Ｖ４４を覆うように、ＮＨとＳｉＨ４を主成分ガス
としたグ０−放電法により０．１〜０．５μｍ厚に形成
されたシリコン窒化膜（ＳＩＮ４Ｍ＞５が備えられてい
る。
に、このＴＰＴは、ガラス基板１上にスパッタ加工によ
り所定の形状に形成されたＩＴＯ＜Ｉｎ Ｏ＋５ｎＯ
２）よりなる透明電極２を３ 有している。また、ガラス基板ｌ上には、タンタル（Ｔ
ａ）を１０００〜３０００オンダストローム厚に成膜し
て形成されたゲート電＠３と、このゲート電極３の表面
の一部を陽極化成することにより形成したゲート絶縁膜
４とを有している。さらに、ガラス基板１上にはゲート
絶縁Ｖ４４を覆うように、ＮＨとＳｉＨ４を主成分ガス
としたグ０−放電法により０．１〜０．５μｍ厚に形成
されたシリコン窒化膜（ＳＩＮ４Ｍ＞５が備えられてい
る。
シリコン窒化膜５上には、Ｓ Ｉ Ｈ４ガスを用いたプ
ラズマＣＶＤ法により０．０２〜０．２μｍ厚に形成さ
れたａ−３ｉ膜６が備えられ、その上にアルミニウムの
真空蒸着法により０．５〜１゜０μｍ厚に被着して形成
されたドレイン電極７及びソース電極８が備えられてい
る。
ラズマＣＶＤ法により０．０２〜０．２μｍ厚に形成さ
れたａ−３ｉ膜６が備えられ、その上にアルミニウムの
真空蒸着法により０．５〜１゜０μｍ厚に被着して形成
されたドレイン電極７及びソース電極８が備えられてい
る。
上記構成のＴＰＴと画素電極とを、２次元的にマトリク
ス状に複数配置することで、アクティブマトリクス表示
パネルの下基板となる。
ス状に複数配置することで、アクティブマトリクス表示
パネルの下基板となる。
そして、この下基板と、ガラス基板上にＲ（赤）、Ｇ（
緑〉、Ｂ（青）よりなる所定形状のカラーフィルタ層と
透明電極を有すると上基板とを対向させて形成される空
間に液晶を注入して力”５− ＬＣＤが構成される。
緑〉、Ｂ（青）よりなる所定形状のカラーフィルタ層と
透明電極を有すると上基板とを対向させて形成される空
間に液晶を注入して力”５− ＬＣＤが構成される。
しかしながら、上記従来の構成においては、ゲート電極
をＴａで構成したため、ゲート電極の電気抵抗率が１５
０〜２００μΩ・ｃｍと大きく、しかも、陽極化成によ
りＴａゲート電極の有効断面積が減少するので、ゲート
電極の抵抗値がさらに大きくなり、このために生じるゲ
ート電極パルス（走査信号）のひずみにより表示品質が
低下する問題があった。
をＴａで構成したため、ゲート電極の電気抵抗率が１５
０〜２００μΩ・ｃｍと大きく、しかも、陽極化成によ
りＴａゲート電極の有効断面積が減少するので、ゲート
電極の抵抗値がさらに大きくなり、このために生じるゲ
ート電極パルス（走査信号）のひずみにより表示品質が
低下する問題があった。
特に、高精細で大表示容量の液晶表示パネルにおいては
、ゲート電極の終端付近のＣ−Ｈの時定数が大きく、パ
ルスの伝播ひずみが大きくなるので、走査信号にひずみ
が生じ、ＴＰＴが充分にＯＮしないため、接続端子付近
と終端付近の液晶立上がりに差が生じ、画面内で色むら
が生ずるという問題があった。
、ゲート電極の終端付近のＣ−Ｈの時定数が大きく、パ
ルスの伝播ひずみが大きくなるので、走査信号にひずみ
が生じ、ＴＰＴが充分にＯＮしないため、接続端子付近
と終端付近の液晶立上がりに差が生じ、画面内で色むら
が生ずるという問題があった。
そこで、本発明は上記した従来技術の課題を解決するた
めになされたものであり、その目的とするところは、ゲ
ート電極パルス（走査信号）のひずみを小さくし、色む
らのない優れた品質のアクティブマトリクス表示パネル
を提供することにある。
めになされたものであり、その目的とするところは、ゲ
ート電極パルス（走査信号）のひずみを小さくし、色む
らのない優れた品質のアクティブマトリクス表示パネル
を提供することにある。
本発明に係るアクティブマトリクス表示パネルは、透光
性絶縁物基板と、上記透光性絶縁物基板上にタングステ
ンとタンタルの複合金属により形成さｔ］、、；１．”
ｌ”−ト電極と、上記ゲート電極を構成する複合金属表
面の陽極化成により形成された第一のゲート絶縁膜と、
上記第一のゲート絶縁膜上に形成された第二のゲート絶
縁膜と、上記第二のゲート絶縁膜上に形成されたアモル
ファスシリコン半導体層と、上記アモルファスシリコン
半導体層上に形成されたソース電極及びドレイン電極と
、上記透光性絶縁物基板上に形成された透明電極とを有
し、上記ゲート電極に所定の電圧を印加することにより
上記ソース電極、上記アモルファスシリコン半導体層及
び上記ドレイン電極を通して上記透明電極に電圧を印加
する薄膜トランジスタを、マトリクス状に複数備えたこ
とを特徴としている。
性絶縁物基板と、上記透光性絶縁物基板上にタングステ
ンとタンタルの複合金属により形成さｔ］、、；１．”
ｌ”−ト電極と、上記ゲート電極を構成する複合金属表
面の陽極化成により形成された第一のゲート絶縁膜と、
上記第一のゲート絶縁膜上に形成された第二のゲート絶
縁膜と、上記第二のゲート絶縁膜上に形成されたアモル
ファスシリコン半導体層と、上記アモルファスシリコン
半導体層上に形成されたソース電極及びドレイン電極と
、上記透光性絶縁物基板上に形成された透明電極とを有
し、上記ゲート電極に所定の電圧を印加することにより
上記ソース電極、上記アモルファスシリコン半導体層及
び上記ドレイン電極を通して上記透明電極に電圧を印加
する薄膜トランジスタを、マトリクス状に複数備えたこ
とを特徴としている。
また、他の発明に係るアクティブマトリクス表示パネル
は、上記構成の内の透光性絶縁物基板上に形成されたゲ
ート電極を、ニッケルとタンタルの複合金属により形成
したものである。
は、上記構成の内の透光性絶縁物基板上に形成されたゲ
ート電極を、ニッケルとタンタルの複合金属により形成
したものである。
さらに他の発明に係るアクティブマトリクス表示パネル
は、上記構成の内の透光性絶縁物基板上に形成されたゲ
ート電極を、コバルトとタンタルの複合金属、ロジウム
とタンタルの複合金属、又はイリジウムとタンタルの複
合金属のいずれかににより形成したものである。
は、上記構成の内の透光性絶縁物基板上に形成されたゲ
ート電極を、コバルトとタンタルの複合金属、ロジウム
とタンタルの複合金属、又はイリジウムとタンタルの複
合金属のいずれかににより形成したものである。
本発明においては、透光性絶縁物基板上のゲート電極を
、タングステンとタンタルの複合金属、ニッケルとタン
タルの複合金属、コバルトとタンタルの複合金属、ロジ
ウムとタンタルの複合金属、又はイリジウムとタンタル
の複合金属のいずれかにより形成することにより、・ゲ
ート電極を電気抵抗率を小さくし、また、ゲート電極の
陽極化成することのできる性質のものとしている。
、タングステンとタンタルの複合金属、ニッケルとタン
タルの複合金属、コバルトとタンタルの複合金属、ロジ
ウムとタンタルの複合金属、又はイリジウムとタンタル
の複合金属のいずれかにより形成することにより、・ゲ
ート電極を電気抵抗率を小さくし、また、ゲート電極の
陽極化成することのできる性質のものとしている。
以下に、本発明を図示の実施例に基づいて説明する。
第１図は本発明に係るアクティブマトリクス表示パネル
を構成する薄膜トランジスタの概略断面図である。本実
施例は先に説明した従来例とのものとゲート電極３及び
このゲート電極３の陽極化成により形成された絶縁膜４
の材質が相違する。
を構成する薄膜トランジスタの概略断面図である。本実
施例は先に説明した従来例とのものとゲート電極３及び
このゲート電極３の陽極化成により形成された絶縁膜４
の材質が相違する。
即ち、本実施例においては、ゲート電極３をタングステ
ンとタンタルからなる複合金属により構成し、絶縁ＷＡ
４をタングステンとタンタルからなる複合金属を陽極化
性することにより形成している。
ンとタンタルからなる複合金属により構成し、絶縁ＷＡ
４をタングステンとタンタルからなる複合金属を陽極化
性することにより形成している。
上記以外の構成は先に説明した従来例とのものと同一な
のでその説明を省略する。
のでその説明を省略する。
ここで、ゲート電極３はＷ−Ｔａ複合金属膜より形成さ
れ、このＷ−Ｔａ複合金属膜は、ＷターゲットとＴａタ
ーゲットを用い、Ｗターゲットの面積比（Ｗ／（Ｗ＋Ｔ
ａ）ｌを２０〜７０％として、アルゴンガス雰囲気中で
、ＲＦスパッタすることにより０．１〜０．３μｍ厚に
形成される。
れ、このＷ−Ｔａ複合金属膜は、ＷターゲットとＴａタ
ーゲットを用い、Ｗターゲットの面積比（Ｗ／（Ｗ＋Ｔ
ａ）ｌを２０〜７０％として、アルゴンガス雰囲気中で
、ＲＦスパッタすることにより０．１〜０．３μｍ厚に
形成される。
尚、このときのスパッタ条件は到達真空度５×１０’Ｔ
ｏｒｒ以下、基板温度２００〜３００℃、Ａｒガス圧力
３〜７ Ｘ １０−３Ｔｏ ｒ ｒ 、 ＲＦ電力密度
３．０〜４．０ｗ／ｃｍ２である。
ｏｒｒ以下、基板温度２００〜３００℃、Ａｒガス圧力
３〜７ Ｘ １０−３Ｔｏ ｒ ｒ 、 ＲＦ電力密度
３．０〜４．０ｗ／ｃｍ２である。
また、第２図はゲート電極３の製造に際して、Ｗ−Ｔａ
ターゲットの面積比を変えたときのＷ−Ｔａ膜の抵抗率
（ρ）を示すグラフある０図より、Ｗターゲットの面積
比が２０〜７０％のときに、Ｔａターゲット１００％（
従来例）の場合より抵抗率ρが約１／３〜１１５と小さ
くなることがわかった。特に、Ｗターゲットの面積比が
３０〜５０％の範囲では、抵抗率ρが３０〜４０μΩ・
Ｃｍとなり、Ｔａターゲット１００％の場合の１８０〜
２００μΩ・ｃｍに比較して約１１５となり、膜厚０．
２μｍの場合の面積抵抗（ρＳ）が、約１・ ７Ω／Ｃ
ｍ２となる。
ターゲットの面積比を変えたときのＷ−Ｔａ膜の抵抗率
（ρ）を示すグラフある０図より、Ｗターゲットの面積
比が２０〜７０％のときに、Ｔａターゲット１００％（
従来例）の場合より抵抗率ρが約１／３〜１１５と小さ
くなることがわかった。特に、Ｗターゲットの面積比が
３０〜５０％の範囲では、抵抗率ρが３０〜４０μΩ・
Ｃｍとなり、Ｔａターゲット１００％の場合の１８０〜
２００μΩ・ｃｍに比較して約１１５となり、膜厚０．
２μｍの場合の面積抵抗（ρＳ）が、約１・ ７Ω／Ｃ
ｍ２となる。
Ｗ−ＴａＪＩＱはホトリソ・ドライエツチング（ＣＦ
４＋０２ ）加工により、ゲート電ｔｆＩｉ！３となり
、このゲート電極３の表面はリン酸水溶液、又は、はう
酸アンモニウム等により陽極化成され絶縁膜４となる。
４＋０２ ）加工により、ゲート電ｔｆＩｉ！３となり
、このゲート電極３の表面はリン酸水溶液、又は、はう
酸アンモニウム等により陽極化成され絶縁膜４となる。
上記実施例においては、ゲート電極３の抵抗値が十分低
くなるので、ゲート電極に印加される走査信号のひずみ
を低減でき、よって、色むらなどの表示品質の低下を無
くすることができる。
くなるので、ゲート電極に印加される走査信号のひずみ
を低減でき、よって、色むらなどの表示品質の低下を無
くすることができる。
また、他の実施例においては、ゲート電極３をＮ１とＴ
ａからなる複合金属により構成し、絶縁ＷＡ４をＮｉと
Ｔａからなる複合金属を陽極化成することにより形成し
ている。
ａからなる複合金属により構成し、絶縁ＷＡ４をＮｉと
Ｔａからなる複合金属を陽極化成することにより形成し
ている。
ここで、ゲート電極３はＮｉ−Ｔａ複合金属膜より形成
され、このＮｉ−Ｔａ複金合金ｍ膜、Ｎｉターゲットと
Ｔａターゲットを用い、Ｎｉターゲットの面積比（Ｎｉ
／（Ｎｉ中Ｔａ））が２０〜７０％として、アルゴンガ
ス雰囲気中で、ＲＦスパッタすることにより０．１〜０
．３μｍ厚に形成される。尚、このときのスパッタ条件
は到達真空度５Ｘ１０−６Ｔｏｒｒ以下、基板温度２０
０〜３００℃、Ａｒガス圧力３Ｘ１０’ 〜７Ｘ１０’
Ｔｏｒｒ、ＲＦ電力密度３．０−４．Ｑｗ／（ｍ２であ
る。
され、このＮｉ−Ｔａ複金合金ｍ膜、Ｎｉターゲットと
Ｔａターゲットを用い、Ｎｉターゲットの面積比（Ｎｉ
／（Ｎｉ中Ｔａ））が２０〜７０％として、アルゴンガ
ス雰囲気中で、ＲＦスパッタすることにより０．１〜０
．３μｍ厚に形成される。尚、このときのスパッタ条件
は到達真空度５Ｘ１０−６Ｔｏｒｒ以下、基板温度２０
０〜３００℃、Ａｒガス圧力３Ｘ１０’ 〜７Ｘ１０’
Ｔｏｒｒ、ＲＦ電力密度３．０−４．Ｑｗ／（ｍ２であ
る。
第３図はゲート電極３の製造に際して、Ｎｉ−Ｔａター
ゲットの面積比を変えたときのＮ ｉ −Ｔａ複合金属
膜の抵抗率（ρ）を示すグラフある。
ゲットの面積比を変えたときのＮ ｉ −Ｔａ複合金属
膜の抵抗率（ρ）を示すグラフある。
図より、Ｎｉターゲットの面積比が２０〜７０％のとき
に、従来例の場合より抵抗率ρが約１／３〜１１５と小
さいことがわかる。
に、従来例の場合より抵抗率ρが約１／３〜１１５と小
さいことがわかる。
これにより、第２図の場合と同様に、ゲート電極３の抵
抗値を十分低くできるので、ゲート電極に印加される走
査信号のひずみを大きく低減でき、よって、色むらなど
の表示品質の低下を無くすることができる。
抗値を十分低くできるので、ゲート電極に印加される走
査信号のひずみを大きく低減でき、よって、色むらなど
の表示品質の低下を無くすることができる。
さらに他の実施例においては、ゲート電１ｆｆｉ３をＣ
ｏ−Ｔａ複合金属膜、Ｒｈ−Ｔａ複合金属膜、又は、Ｉ
ｒ−Ｔａ複合金属膜とすることもできる。
ｏ−Ｔａ複合金属膜、Ｒｈ−Ｔａ複合金属膜、又は、Ｉ
ｒ−Ｔａ複合金属膜とすることもできる。
この場合には、ＣｏターゲットとＴａターゲットを用い
Ｃｏターゲツト面積比（Ｃｏ／（Ｃｏ＋Ｔａ））２０〜
７０％として、ＲｈターゲットとＴａターゲットとを用
い、Ｒｈターゲットの面積比（Ｒｈ／ （Ｒｈ中Ｔａ）
）を２０〜７０％として、又は、ｌｒツタ−ットとＴａ
ターゲットとを用い、をＩｒターゲットの面積比（Ｉ
ｒ／（１ｒ十Ｔａ））２０〜７０％として、アルゴンガ
ス雰囲気中で、ＲＦスパッタすることにより０．１〜０
．３μｍの複合金属膜を形成する。尚、このときのスパ
ッタ条件は到達真空度５Ｘ１０”６Ｔｏｒｒ以下、基板
温度２００〜３００℃、Ａｒガス圧力３〜７ Ｘ１０’
Ｔｏｒｒ、ＲＦ電力密度３．０〜４．０ｗ７０ｍ２であ
る。
Ｃｏターゲツト面積比（Ｃｏ／（Ｃｏ＋Ｔａ））２０〜
７０％として、ＲｈターゲットとＴａターゲットとを用
い、Ｒｈターゲットの面積比（Ｒｈ／ （Ｒｈ中Ｔａ）
）を２０〜７０％として、又は、ｌｒツタ−ットとＴａ
ターゲットとを用い、をＩｒターゲットの面積比（Ｉ
ｒ／（１ｒ十Ｔａ））２０〜７０％として、アルゴンガ
ス雰囲気中で、ＲＦスパッタすることにより０．１〜０
．３μｍの複合金属膜を形成する。尚、このときのスパ
ッタ条件は到達真空度５Ｘ１０”６Ｔｏｒｒ以下、基板
温度２００〜３００℃、Ａｒガス圧力３〜７ Ｘ１０’
Ｔｏｒｒ、ＲＦ電力密度３．０〜４．０ｗ７０ｍ２であ
る。
また、第４図はゲート電＠３の製造に際して、ターゲッ
トの面積比を変えたときの複合金属膜の抵抗４！（ρ）
を示すグラフある。図より、Ｃｏ−Ｔａ複合金属膜、Ｒ
ｈ−Ｔａ複合金属膜、又は、Ｉ ｒ−Ｔａ複合金属膜の
いずれの場合にも、ターゲットの面積比が２０〜７０％
のときに、従来例より抵抗率ρが約１７３〜１１５と小
さいことがわかる。特に、面積比が３０〜５０％の範囲
で抵抗率ρは３０〜４０μΩ・ｃｍとなり、１００％Ｔ
ａターゲットの場合の１８０〜２００μΩ・Ｃｍに比較
すると約１１５となり、膜厚０．２μｍの場合の面積抵
抗〈ρＳ）は、約１．７Ω／ｃｍ”である。
トの面積比を変えたときの複合金属膜の抵抗４！（ρ）
を示すグラフある。図より、Ｃｏ−Ｔａ複合金属膜、Ｒ
ｈ−Ｔａ複合金属膜、又は、Ｉ ｒ−Ｔａ複合金属膜の
いずれの場合にも、ターゲットの面積比が２０〜７０％
のときに、従来例より抵抗率ρが約１７３〜１１５と小
さいことがわかる。特に、面積比が３０〜５０％の範囲
で抵抗率ρは３０〜４０μΩ・ｃｍとなり、１００％Ｔ
ａターゲットの場合の１８０〜２００μΩ・Ｃｍに比較
すると約１１５となり、膜厚０．２μｍの場合の面積抵
抗〈ρＳ）は、約１．７Ω／ｃｍ”である。
この場合においても、第４図の場合と同様に、ゲート′
ｇｊｈ極３の抵抗値を十分低くできるので、ゲート電極
に印加される走査信号のひずみを大きく低減でき、色む
らなどの表示品質の低下を無くすることができる。
ｇｊｈ極３の抵抗値を十分低くできるので、ゲート電極
に印加される走査信号のひずみを大きく低減でき、色む
らなどの表示品質の低下を無くすることができる。
以上説明したように、本発明によれば、ゲート電極を特
定の複合金属膜としたことによって、ゲート電極の抵抗
値をタンタル金属膜の１！５程度に低減し、ゲート電極
を陽極化成できる材質のものとしたことによって、絶縁
性能を低下させることなく、ゲート電極に印加される走
査信号のひずみを低減でき、輝度むらのない良好な表示
品質を得ることができる。
定の複合金属膜としたことによって、ゲート電極の抵抗
値をタンタル金属膜の１！５程度に低減し、ゲート電極
を陽極化成できる材質のものとしたことによって、絶縁
性能を低下させることなく、ゲート電極に印加される走
査信号のひずみを低減でき、輝度むらのない良好な表示
品質を得ることができる。
第１図は本発明に係るアクティブマトリクス表示パネル
に組み込まれる薄膜トランジスタの概略断面図、 第２図はＷターゲットの面積比を変えたときのＷ−Ｔａ
膜の抵抗率を示すグラフ、 第３図はＮｉターゲットの面積比を変えたときのＮｉ
−ＴａｇＡの抵抗率を示すグラフ、第４図はＣｏターゲ
ット、Ｒｈターゲット、又はＩｒターゲットの面積比を
変えたときのＣｏ−ＴａＪｌｉ、Ｒｈ −Ｔ ａ膜、又
はＩ ｒ−ＴａＪｌｉの抵抗率を示すグラフである。 ！・・・ガラス基板、 ２・・・透明電極、３・・・
ゲート電極、 ４・・・絶縁膜、５・・・シリコン窒
化膜、６・・・ａ−３ｔ膜、７・・・ドレイン電極、
８・・・ソース電極。
に組み込まれる薄膜トランジスタの概略断面図、 第２図はＷターゲットの面積比を変えたときのＷ−Ｔａ
膜の抵抗率を示すグラフ、 第３図はＮｉターゲットの面積比を変えたときのＮｉ
−ＴａｇＡの抵抗率を示すグラフ、第４図はＣｏターゲ
ット、Ｒｈターゲット、又はＩｒターゲットの面積比を
変えたときのＣｏ−ＴａＪｌｉ、Ｒｈ −Ｔ ａ膜、又
はＩ ｒ−ＴａＪｌｉの抵抗率を示すグラフである。 ！・・・ガラス基板、 ２・・・透明電極、３・・・
ゲート電極、 ４・・・絶縁膜、５・・・シリコン窒
化膜、６・・・ａ−３ｔ膜、７・・・ドレイン電極、
８・・・ソース電極。
Claims (5)
- （１）透光性絶縁物基板と、 上記透光性絶縁物基板上にタングステン（Ｗ）とタンタ
ル（Ｔａ）の複合金属により形成されたゲート電極と、 上記ゲート電極を構成する複合金属表面の陽極化成によ
り形成された第一のゲート絶縁膜と、上記第一のゲート
絶縁膜上に形成された第二のゲート絶縁膜と、 上記第二のゲート絶縁膜上に形成されたアモルファスシ
リコン半導体層と、 上記アモルファスシリコン半導体層上に形成されたソー
ス電極及びドレイン電極と、 上記透光性絶縁物基板上に形成された透明電極とを有し
、 上記ゲート電極に所定の電圧を印加することにより上記
ソース電極、上記アモルファスシリコン半導体層及び上
記ドレイン電極を通して上記透明電極に電圧を印加する
薄膜トランジスタを、マトリクス状に複数備えたことを
特徴とするアクティブマトリクス表示パネル。 - （２）透光性絶縁物基板と、 上記透光性絶縁物基板上にニッケル（Ｎｉ）とタンタル
（Ｔａ）の複合金属により形成されたゲート電極と、 上記ゲート電極を構成する複合金属表面の陽極化成によ
り形成された第一のゲート絶縁膜と、上記第一のゲート
絶縁膜上に形成された第二のゲート絶縁膜と、 上記第二のゲート絶縁膜上に形成されたアモルファスシ
リコン半導体層と、 上記アモルファスシリコン半導体層上に形成されたソー
ス電極及びドレイン電極と、 上記透光性絶縁物基板上に形成された透明電極とを有し
、 上記ゲート電極に所定の電圧を印加することにより上記
ソース電極、上記アモルファスシリコン半導体層及び上
記ドレイン電極を通して上記透明電極に電圧を印加する
薄膜トランジスタを、マトリクス状に複数備えたことを
特徴とするアクティブマトリクス表示パネル。 - （３）透光性絶縁物基板と、 上記透光性絶縁物基板上にコバルト（Ｃｏ）とタンタル
（Ｔａ）の複合金属により形成されたゲート電極と、 上記ゲート電極を構成する複合金属表面の陽極化成によ
り形成された第一のゲート絶縁膜と、上記第一のゲート
絶縁膜上に形成された第二のゲート絶縁膜と、 上記第二のゲート絶縁膜上に形成されたアモルファスシ
リコン半導体層と、 上記アモルファスシリコン半導体層上に形成されたソー
ス電極及びドレイン電極と、 上記透光性絶縁物基板上に形成された透明電極とを有し
、 上記ゲート電極に所定の電圧を印加することにより上記
ソース電極、上記アモルファスシリコン半導体層及び上
記ドレイン電極を通して上記透明電極に電圧を印加する
薄膜トランジスタを、マトリクス状に複数備えたことを
特徴とするアクティブマトリクス表示パネル。 - （４）透光性絶縁物基板と、 上記透光性絶縁物基板上にロジウム（Ｒｈ）とタンタル
（Ｔａ）の複合金属により形成されたゲート電極と、 上記ゲート電極を構成する複合金属表面の陽極化成によ
り形成された第一のゲート絶縁膜と、上記第一のゲート
絶縁膜上に形成された第二のゲート絶縁膜と、 上記第二のゲート絶縁膜上に形成されたアモルファスシ
リコン半導体層と、 上記アモルファスシリコン半導体層上に形成されたソー
ス電極及びドレイン電極と、 上記透光性絶縁物基板上に形成された透明電極とを有し
、 上記ゲート電極に所定の電圧を印加することにより上記
ソース電極、上記アモルファスシリコン半導体層及び上
記ドレイン電極を通して上記透明電極に電圧を印加する
薄膜トランジスタを、マトリクス状に複数備えたことを
特徴とするアクティブマトリクス表示パネル。 - （５）透光性絶縁物基板と、 上記透光性絶縁物基板上にイリジウム（Ｉｒ）とタンタ
ル（Ｔａ）の複合金属により形成されたゲート電極と、 上記ゲート電極を構成する複合金属表面の陽極化成によ
り形成された第一のゲート絶縁膜と、上記第一のゲート
絶縁膜上に形成された第二のゲート絶縁膜と、 上記第二のゲート絶縁膜上に形成されたアモルファスシ
リコン半導体層と、 上記アモルファスシリコン半導体層上に形成されたソー
ス電極及びドレイン電極と、 上記透光性絶縁物基板上に形成された透明電極とを有し
、 上記ゲート電極に所定の電圧を印加することにより上記
ソース電極、上記アモルファスシリコン半導体層及び上
記ドレイン電極を通して上記透明電極に電圧を印加する
薄膜トランジスタを、マトリクス状に複数備えたことを
特徴とするアクティブマトリクス表示パネル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16818789A JP2558351B2 (ja) | 1989-06-29 | 1989-06-29 | アクティブマトリクス表示パネル |
| US07/540,624 US5070379A (en) | 1989-06-29 | 1990-06-19 | Thin-film transistor matrix for active matrix display panel with alloy electrodes |
| US07/706,267 US5225364A (en) | 1989-06-26 | 1991-05-28 | Method of fabricating a thin-film transistor matrix for an active matrix display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16818789A JP2558351B2 (ja) | 1989-06-29 | 1989-06-29 | アクティブマトリクス表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334368A true JPH0334368A (ja) | 1991-02-14 |
| JP2558351B2 JP2558351B2 (ja) | 1996-11-27 |
Family
ID=15863397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16818789A Expired - Fee Related JP2558351B2 (ja) | 1989-06-26 | 1989-06-29 | アクティブマトリクス表示パネル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5070379A (ja) |
| JP (1) | JP2558351B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870125A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 薄膜トランジスタ |
| US5917198A (en) * | 1996-03-29 | 1999-06-29 | Nec Corporation | Gate electrodes and matrix lines made of W/Ta alloy for LCD apparatus |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3009438B2 (ja) * | 1989-08-14 | 2000-02-14 | 株式会社日立製作所 | 液晶表示装置 |
| DE69125886T2 (de) | 1990-05-29 | 1997-11-20 | Semiconductor Energy Lab | Dünnfilmtransistoren |
| JP3226223B2 (ja) * | 1990-07-12 | 2001-11-05 | 株式会社東芝 | 薄膜トランジスタアレイ装置および液晶表示装置 |
| US7075501B1 (en) * | 1990-12-31 | 2006-07-11 | Kopin Corporation | Head mounted display system |
| KR100215338B1 (ko) * | 1991-03-06 | 1999-08-16 | 가나이 쓰도무 | 반도체 장치의 제조방법 |
| US5247194A (en) * | 1991-05-24 | 1993-09-21 | Samsung Electronics Co., Ltd. | Thin film transistor with an increased switching rate |
| JP3255942B2 (ja) | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| US5633175A (en) * | 1991-12-19 | 1997-05-27 | Hitachi, Ltd. | Process for stripping photoresist while producing liquid crystal display device |
| US5559344A (en) * | 1992-01-31 | 1996-09-24 | Hitachi, Ltd. | Thin-film semiconductor element, thin-film semiconductor device and methods of fabricating the same |
| JP3173854B2 (ja) | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| KR950008931B1 (ko) * | 1992-07-22 | 1995-08-09 | 삼성전자주식회사 | 표시패널의 제조방법 |
| US5707746A (en) * | 1992-09-25 | 1998-01-13 | Sharp Kabushiki Kaisha | Thin film transistor device with advanced characteristics by improved matching between a glass substrate and a silicon nitride layer |
| JP3173926B2 (ja) | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US5473456A (en) * | 1993-10-27 | 1995-12-05 | At&T Corp. | Method for growing transparent conductive gallium-indium-oxide films by sputtering |
| US5414283A (en) * | 1993-11-19 | 1995-05-09 | Ois Optical Imaging Systems, Inc. | TFT with reduced parasitic capacitance |
| JP3526651B2 (ja) * | 1995-04-28 | 2004-05-17 | ローム株式会社 | 半導体装置および配線方法 |
| US5636041A (en) * | 1995-05-24 | 1997-06-03 | Dell Usa, L.P. | Technique for increasing the visibility of an LCD panel during warm-up thereof |
| US5973342A (en) * | 1996-04-25 | 1999-10-26 | Rohm Co., Ltd. | Semiconductor device having an iridium electrode |
| US20060003485A1 (en) * | 2004-06-30 | 2006-01-05 | Hoffman Randy L | Devices and methods of making the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231024A (ja) * | 1988-03-11 | 1989-09-14 | Seikosha Co Ltd | 薄膜トランジスタアレイ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100770A (en) * | 1980-12-16 | 1982-06-23 | Seiko Epson Corp | Switching element |
| JPS59232456A (ja) * | 1983-06-16 | 1984-12-27 | Hitachi Ltd | 薄膜回路素子 |
| GB2169746B (en) * | 1984-11-13 | 1988-09-14 | Sharp Kk | Thin film transistor |
| JPH0691252B2 (ja) * | 1986-11-27 | 1994-11-14 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| JPH0671082B2 (ja) * | 1987-04-02 | 1994-09-07 | 株式会社精工舎 | 薄膜トランジスタ |
| JP2585267B2 (ja) * | 1987-05-08 | 1997-02-26 | 株式会社東芝 | 液晶表示装置 |
| JPH01185522A (ja) * | 1988-01-19 | 1989-07-25 | Toshiba Corp | 表示装置駆動用基板 |
| JPH01291467A (ja) * | 1988-05-19 | 1989-11-24 | Toshiba Corp | 薄膜トランジスタ |
-
1989
- 1989-06-29 JP JP16818789A patent/JP2558351B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-19 US US07/540,624 patent/US5070379A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231024A (ja) * | 1988-03-11 | 1989-09-14 | Seikosha Co Ltd | 薄膜トランジスタアレイ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870125A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 薄膜トランジスタ |
| US5917198A (en) * | 1996-03-29 | 1999-06-29 | Nec Corporation | Gate electrodes and matrix lines made of W/Ta alloy for LCD apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US5070379A (en) | 1991-12-03 |
| JP2558351B2 (ja) | 1996-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0334368A (ja) | アクティブマトリクス表示パネル | |
| US6373546B1 (en) | Structure of a liquid crystal display and the method of manufacturing the same | |
| JP2010108000A (ja) | 液晶表示装置及びその製造方法 | |
| JPS6252970A (ja) | パネルデイスプレイスクリ−ン用の制御トランジスタの製造方法と該方法に基づいて製造された制御素子 | |
| JPH11337971A (ja) | 液晶表示装置 | |
| CN111474779A (zh) | 阵列基板和液晶显示面板 | |
| CN208795983U (zh) | 显示基板及显示装置 | |
| JP2575052B2 (ja) | 液晶表示素子 | |
| JPS6270817A (ja) | 薄膜電界効果トランジスタ・マトリクス・アドレス形液晶表示装置用の構造とその製造方法 | |
| JPH01100518A (ja) | アクティブマトリクス基板の製造方法 | |
| US20040119897A1 (en) | Liquid crystal display device and method of fabricating the same | |
| CN103163704A (zh) | 像素结构、阵列基板及其制造方法 | |
| US5663575A (en) | Liquid crystal display device providing a high aperture ratio | |
| KR20040017637A (ko) | 액정표시소자의 콘택 배선 및 그 형성방법 | |
| US10558073B2 (en) | Display substrate, liquid crystal display panel and fabricating method thereof, and liquid crystal display apparatus | |
| US5225364A (en) | Method of fabricating a thin-film transistor matrix for an active matrix display panel | |
| JPH05341324A (ja) | 金属配線基板及びその製造方法 | |
| KR100928493B1 (ko) | 박막트랜지스터의 형성방법 | |
| JPH0444251B2 (ja) | ||
| KR101583602B1 (ko) | 구리배선 형성방법과 구리배선을 포함하는 액정표시장치용 어레이기판 | |
| JP3306986B2 (ja) | 液晶装置の製造方法 | |
| JPH06337437A (ja) | 液晶表示装置 | |
| KR100923674B1 (ko) | 충분한 축적용량의 확보가 가능한 액정표시소자 | |
| JPS63253332A (ja) | 液晶表示装置 | |
| JP2989286B2 (ja) | 液晶表示装置における電極形成方法及び電極構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |