JPH0671082B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0671082B2 JPH0671082B2 JP62081643A JP8164387A JPH0671082B2 JP H0671082 B2 JPH0671082 B2 JP H0671082B2 JP 62081643 A JP62081643 A JP 62081643A JP 8164387 A JP8164387 A JP 8164387A JP H0671082 B2 JPH0671082 B2 JP H0671082B2
- Authority
- JP
- Japan
- Prior art keywords
- resistant
- thin film
- film transistor
- tantalum
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は薄膜トランジスタに関するもので、とりわけ
液晶表示パネルなどに使用さる薄膜トランジスタに関す
るものである。
液晶表示パネルなどに使用さる薄膜トランジスタに関す
るものである。
［従来の技術］ 従来の薄膜トランジスタの構成について、液晶表示パネ
ルについて実施した例を製造工程を追って説明する。
ルについて実施した例を製造工程を追って説明する。
ガラスまたは石英よりなる基板１の上にモリブデン、ニ
ッケルクロム合金、タンタル、クロムなどの耐熱性金属
よりなるゲート電極２をパターン形成する。さらにプラ
ズマCVD法により絶縁膜３としてシリコン窒化膜または
シリコン酸化膜を形成後、イントリンシックアモルファ
スシリコン膜４、リンＰをドープしたｎ型アモルファス
シリコン膜５を連続で成膜する（第３図Ａ）。その後イ
ントリンシックアモルファスシリコン膜４、ｎ型アモル
ファスシリコン膜５の必要部分を残してエッチングす
る。この上にソース電極６、ドレイン電極７をITOなど
の透明電極でパターン形成し、画素電極８はドレイン電
極７と同時に接続して形成する（第３図Ｂ）。画素電極
８はドレイン電極７とは別に形成してもよいことはもち
ろんである。ソース電極６、ドレイン電極７を形成後、
これら電極をマスクにしてｎ型アモルファスシリコン膜
５を部分的にエッチングして、イントリンシックアモル
ファスシリコン膜４を残してチャンネル９を形成する。
パシベーション膜10としてシリコン酸化膜またはシリコ
ン窒化膜をプラズマCVD法にて成膜する（第３図Ｃ）。
さらにアルミニウムやモリブデンなどにより光遮蔽膜11
を形成し、液晶配向膜12としてポリイミド型の樹脂やシ
リコン酸化膜を形成する（第３図Ｄ）。
ッケルクロム合金、タンタル、クロムなどの耐熱性金属
よりなるゲート電極２をパターン形成する。さらにプラ
ズマCVD法により絶縁膜３としてシリコン窒化膜または
シリコン酸化膜を形成後、イントリンシックアモルファ
スシリコン膜４、リンＰをドープしたｎ型アモルファス
シリコン膜５を連続で成膜する（第３図Ａ）。その後イ
ントリンシックアモルファスシリコン膜４、ｎ型アモル
ファスシリコン膜５の必要部分を残してエッチングす
る。この上にソース電極６、ドレイン電極７をITOなど
の透明電極でパターン形成し、画素電極８はドレイン電
極７と同時に接続して形成する（第３図Ｂ）。画素電極
８はドレイン電極７とは別に形成してもよいことはもち
ろんである。ソース電極６、ドレイン電極７を形成後、
これら電極をマスクにしてｎ型アモルファスシリコン膜
５を部分的にエッチングして、イントリンシックアモル
ファスシリコン膜４を残してチャンネル９を形成する。
パシベーション膜10としてシリコン酸化膜またはシリコ
ン窒化膜をプラズマCVD法にて成膜する（第３図Ｃ）。
さらにアルミニウムやモリブデンなどにより光遮蔽膜11
を形成し、液晶配向膜12としてポリイミド型の樹脂やシ
リコン酸化膜を形成する（第３図Ｄ）。
［発明が解決しようとする問題点］ 上記従来例において、ゲート電極２をMo、NiCr、Cr、Ni
等の金属材料で形成した場合、これら金属は後工程のソ
ース電極６、ドレイン電極７、画素電極８を形成するた
めのITOのエッチング液、たとえば塩酸と塩化鉄系のエ
ッチング液に侵される。ゲート電極２を覆うゲート絶縁
膜のシリコン窒化膜やシリコン酸化膜にピンホールやク
ラックがなければ問題がないが、実際にはピンホールや
クラックが存在し、そこからITOのエッチング液がしみ
込み、ゲート電極を侵す。ゲート電極材料として、ITO
のエッチング液や強酸に強いTaを用いると、ゲートのラ
イン抵抗がMoで形成した場合より2.5〜10倍も高くな
り、寄生容量と併せてゲートパルスのなまりを生ずる。
したがって、アクティブマトリックス駆動表示パネル等
に応用した場合、表示品質の低下を生じる。
等の金属材料で形成した場合、これら金属は後工程のソ
ース電極６、ドレイン電極７、画素電極８を形成するた
めのITOのエッチング液、たとえば塩酸と塩化鉄系のエ
ッチング液に侵される。ゲート電極２を覆うゲート絶縁
膜のシリコン窒化膜やシリコン酸化膜にピンホールやク
ラックがなければ問題がないが、実際にはピンホールや
クラックが存在し、そこからITOのエッチング液がしみ
込み、ゲート電極を侵す。ゲート電極材料として、ITO
のエッチング液や強酸に強いTaを用いると、ゲートのラ
イン抵抗がMoで形成した場合より2.5〜10倍も高くな
り、寄生容量と併せてゲートパルスのなまりを生ずる。
したがって、アクティブマトリックス駆動表示パネル等
に応用した場合、表示品質の低下を生じる。
こうした欠点を解決するために耐強酸性と抵抗値の両方
を満足させるために、Moなどの金属材の上にエッチング
液に強いTaを被覆することも考えられるが、これだとス
パッタに手間がかかり、パターニング工程が２度にな
る、などの欠点がある。
を満足させるために、Moなどの金属材の上にエッチング
液に強いTaを被覆することも考えられるが、これだとス
パッタに手間がかかり、パターニング工程が２度にな
る、などの欠点がある。
本発明の目的は、ゲート電極が耐強酸性および低抵抗性
を有する薄膜トランジスタを提供することである。
を有する薄膜トランジスタを提供することである。
［問題点を解決するための手段］ 第１の発明に係わる薄膜トランジスタは、タンタルまた
はシリサイドからなる層とモリブデン、クロム、ニッケ
ルまたはニッケルクロムからなる層とを交互にかつそれ
ぞれの層数が２層以上となるように積層させてゲート電
極を構成したことを特徴とする。
はシリサイドからなる層とモリブデン、クロム、ニッケ
ルまたはニッケルクロムからなる層とを交互にかつそれ
ぞれの層数が２層以上となるように積層させてゲート電
極を構成したことを特徴とする。
第２の発明に係わる薄膜トランジスタは、クロム、ニッ
ケルまたはニッケルクロムとタンタルとの混合または合
金によりゲート電極を構成したことを特徴とする。
ケルまたはニッケルクロムとタンタルとの混合または合
金によりゲート電極を構成したことを特徴とする。
［実施例］ この発明の実施例が上記従来例に対して特徴を有する点
はゲート電極の構成にある。
はゲート電極の構成にある。
第１図の第１の実施例では基板１の上のゲート電極２は
タンタルによりなる耐熱、耐強酸性金属2aと、タンタル
以外のモリブデンMo、ニッケルクロム合金NiCr、クロム
Cr、ニッケルNiなどの耐熱、低抵抗金属2bとが交互にス
パッタにより積層形成されている。この場合、耐強酸性
金属2aの各膜厚は10nm以下、好ましくは３〜5nm以下に
する。10nm以上にするとエッチング液の浸み込みでゲー
ト電極パターンが侵される。このスパッタにあたって
は、同一スパッタ用ターゲットに２種類の金属材料を配
置してもよいし、二つのターゲットを交互にスパッタし
てもよい。基板１に最初にスパッタされる膜はタンタル
の耐熱、耐強酸性金属2aが好ましいが他方の低抵抗金属
2bであってもよい。
タンタルによりなる耐熱、耐強酸性金属2aと、タンタル
以外のモリブデンMo、ニッケルクロム合金NiCr、クロム
Cr、ニッケルNiなどの耐熱、低抵抗金属2bとが交互にス
パッタにより積層形成されている。この場合、耐強酸性
金属2aの各膜厚は10nm以下、好ましくは３〜5nm以下に
する。10nm以上にするとエッチング液の浸み込みでゲー
ト電極パターンが侵される。このスパッタにあたって
は、同一スパッタ用ターゲットに２種類の金属材料を配
置してもよいし、二つのターゲットを交互にスパッタし
てもよい。基板１に最初にスパッタされる膜はタンタル
の耐熱、耐強酸性金属2aが好ましいが他方の低抵抗金属
2bであってもよい。
第２図の第２の実施例では基板１上のゲート電極２はタ
ンタルよりなる耐熱、耐強酸性金属２とモリブデンなど
の耐熱、低抵抗金属2bとがミックス状態で形成されてい
る。スパッタにあたってはタンタルとそれ以外のモリブ
デンなどの金属とを粉末状にしたものをミックスした焼
結型のものをターゲットにしておこなえばよい。タンタ
ルの含有割合は１〜99％で可能であるが、通常30〜70％
位が用いられる。なお二種類の金属は合金状態であって
もよい。
ンタルよりなる耐熱、耐強酸性金属２とモリブデンなど
の耐熱、低抵抗金属2bとがミックス状態で形成されてい
る。スパッタにあたってはタンタルとそれ以外のモリブ
デンなどの金属とを粉末状にしたものをミックスした焼
結型のものをターゲットにしておこなえばよい。タンタ
ルの含有割合は１〜99％で可能であるが、通常30〜70％
位が用いられる。なお二種類の金属は合金状態であって
もよい。
上記第１実施例でタンタルよりなる耐熱、耐強酸性金属
2aとモリブデンよりなる耐熱、低抵抗金属2bを、50wt％
ずつの比率で形成したもの、および第２の実施例でタン
タルとモリブデンを50wt％ずつの比で合金化したものの
抵抗値はモリブデンだけで形成した場合の1.5倍程度で
あり、抵抗値の著しい増加はなかった。またこれらを塩
酸と塩化鉄系のITOエッチング液に浸してITOのエッチン
グ時間だけ漬けたが、ゲート電極パターンのサイドエッ
チングや電極膜のハガレは生じなかった。また薄膜トラ
ンジスタ製造プロセスに入れたところ、ゲートラインの
断線が減少しITOエッチング工程の影響は認められなか
った。
2aとモリブデンよりなる耐熱、低抵抗金属2bを、50wt％
ずつの比率で形成したもの、および第２の実施例でタン
タルとモリブデンを50wt％ずつの比で合金化したものの
抵抗値はモリブデンだけで形成した場合の1.5倍程度で
あり、抵抗値の著しい増加はなかった。またこれらを塩
酸と塩化鉄系のITOエッチング液に浸してITOのエッチン
グ時間だけ漬けたが、ゲート電極パターンのサイドエッ
チングや電極膜のハガレは生じなかった。また薄膜トラ
ンジスタ製造プロセスに入れたところ、ゲートラインの
断線が減少しITOエッチング工程の影響は認められなか
った。
上記実施例では耐熱、耐強酸性金属2aとしてタンタルを
用いているが、その代りにタンタルとシリコンの合金Ta
Si2にしてもよく、またその中に微量のボロンや炭素、
窒素、酸素等が混入したものであってもよい。
用いているが、その代りにタンタルとシリコンの合金Ta
Si2にしてもよく、またその中に微量のボロンや炭素、
窒素、酸素等が混入したものであってもよい。
さらに耐熱、強酸性金属2aとしてはタンタルの代りにモ
リブデン、タングステン、チタンなどの耐熱、低抵抗金
属のシリサイドを用いてもよい。また耐熱、耐強酸性金
属2aおよび耐熱、低抵抗金属2bはそれぞれ一種類ずつの
材料より構成するものに限らず、二種類以上の材料を用
いて積層あるいは合金などにしてもよい。
リブデン、タングステン、チタンなどの耐熱、低抵抗金
属のシリサイドを用いてもよい。また耐熱、耐強酸性金
属2aおよび耐熱、低抵抗金属2bはそれぞれ一種類ずつの
材料より構成するものに限らず、二種類以上の材料を用
いて積層あるいは合金などにしてもよい。
ゲート電極２の形成方法としては、スパッタ法に限るも
のではなく、蒸着法やCVD法を用いてもよい。
のではなく、蒸着法やCVD法を用いてもよい。
［発明の効果］ 本発明によれば、ゲート電極が耐強酸性および低抵抗性
を有する薄膜トランジスタを得ることができる。
を有する薄膜トランジスタを得ることができる。
第１図はこの発明の実施例の断面図、第２図は他の実施
例の断面図、第３図（Ａ）〜（Ｄ）は従来例における薄
膜トランジスタの製造工程を追って示す断面図である。 ２……ゲート電極 2a……耐熱、耐強酸性金属 2b……耐熱、低抵抗金属。
例の断面図、第３図（Ａ）〜（Ｄ）は従来例における薄
膜トランジスタの製造工程を追って示す断面図である。 ２……ゲート電極 2a……耐熱、耐強酸性金属 2b……耐熱、低抵抗金属。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 勝夫 栃木県那須郡塩原町大字下田野531−１ 日本プレシジョン・サーキッツ株式会社内 (56)参考文献 特開 昭60−110165（ＪＰ，Ａ) 特開 昭61−42962（ＪＰ，Ａ) 特開 昭62−145870（ＪＰ，Ａ) 特開 昭62−205656（ＪＰ，Ａ)
Claims (2)
- 【請求項１】タンタルまたはシリサイドからなる層とモ
リブデン、クロム、ニッケルまたはニッケルクロムから
なる層とを交互にかつそれぞれの層数が２層以上となる
ように積層させてゲート電極を構成したことを特徴とす
る薄膜トランジスタ。 - 【請求項２】クロム、ニッケルまたはニッケルクロムと
タンタルとの混合または合金によりゲート電極を構成し
たことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081643A JPH0671082B2 (ja) | 1987-04-02 | 1987-04-02 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081643A JPH0671082B2 (ja) | 1987-04-02 | 1987-04-02 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246873A JPS63246873A (ja) | 1988-10-13 |
| JPH0671082B2 true JPH0671082B2 (ja) | 1994-09-07 |
Family
ID=13752021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62081643A Expired - Fee Related JPH0671082B2 (ja) | 1987-04-02 | 1987-04-02 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671082B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD562010S1 (en) | 2004-05-20 | 2008-02-19 | Newell Operating Company | Ergonomic paint brush sleeve |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225364A (en) * | 1989-06-26 | 1993-07-06 | Oki Electric Industry Co., Ltd. | Method of fabricating a thin-film transistor matrix for an active matrix display panel |
| JP2558351B2 (ja) * | 1989-06-29 | 1996-11-27 | 沖電気工業株式会社 | アクティブマトリクス表示パネル |
| JPH0820645B2 (ja) * | 1989-09-19 | 1996-03-04 | シャープ株式会社 | アクティブマトリクス表示装置 |
| WO1992006490A1 (en) * | 1990-10-05 | 1992-04-16 | General Electric Company | Device self-alignment by propagation of a reference structure's topography |
| US5132745A (en) * | 1990-10-05 | 1992-07-21 | General Electric Company | Thin film transistor having an improved gate structure and gate coverage by the gate dielectric |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0673379B2 (ja) * | 1983-11-21 | 1994-09-14 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP2573558B2 (ja) * | 1984-08-07 | 1997-01-22 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JPS62145870A (ja) * | 1985-12-20 | 1987-06-29 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPS62205656A (ja) * | 1986-03-06 | 1987-09-10 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-04-02 JP JP62081643A patent/JPH0671082B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD562010S1 (en) | 2004-05-20 | 2008-02-19 | Newell Operating Company | Ergonomic paint brush sleeve |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63246873A (ja) | 1988-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6081308A (en) | Method for manufacturing liquid crystal display | |
| JP4272272B2 (ja) | 配線用組成物、この組成物を用いた金属配線およびその製造方法、この配線を用いた表示装置およびその製造方法 | |
| KR20020089157A (ko) | 액정표시장치용 능동매트릭스기판 및 그 제조방법 | |
| JPH09189924A (ja) | 液晶表示装置の製造方法 | |
| JP2001223365A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2009044194A (ja) | 多層メタル線を有する薄膜構造 | |
| JP4632617B2 (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| JPH04229595A (ja) | 特にエレクトロルミネセントディスプレイのための薄膜マトリクス構成 | |
| JP2001166336A (ja) | 液晶表示装置の製造方法、及び液晶表示装置の配線形成方法 | |
| JP4210658B2 (ja) | 薄膜トランジスタ液晶表示装置（ｔｆｔｌｃｄ）用基板のアルミニウム配線形成方法とこれにより製造されたｔｆｔｌｃｄ基板 | |
| JPH0671082B2 (ja) | 薄膜トランジスタ | |
| JPH0555575A (ja) | 半導体装置 | |
| JP2006191013A (ja) | 薄膜トランジスタ基板、その製造方法及び液晶表示装置 | |
| JP2009088049A (ja) | 液晶表示装置 | |
| JP2866516B2 (ja) | アクティブマトリックス基板およびその製造方法 | |
| KR100552283B1 (ko) | 몰리브덴및몰리브덴합금을이용한박막트랜지스터기판및그제조방법 | |
| JP3035101B2 (ja) | 電極基板及びその製造方法 | |
| JP2680730B2 (ja) | 薄膜ｅｌパネル | |
| JP2823178B2 (ja) | 金属配線基板及びその製造方法 | |
| JPH0640585B2 (ja) | 薄膜トランジスタ | |
| US5693983A (en) | Thin-film structure with conductive molybdenum-chromium line | |
| JP2001318389A (ja) | 透明電極基板とその製造法および液晶素子 | |
| JP2000047240A (ja) | 液晶表示装置 | |
| KR100471773B1 (ko) | 몰리브덴또는몰리브덴합금을이용한배선의제조방법및이를이용한박막트랜지스터의제조방법 | |
| US20040197964A1 (en) | Method for fabricating thin film transistor for liquid crystal display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |