JPH0334433A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0334433A JPH0334433A JP16667289A JP16667289A JPH0334433A JP H0334433 A JPH0334433 A JP H0334433A JP 16667289 A JP16667289 A JP 16667289A JP 16667289 A JP16667289 A JP 16667289A JP H0334433 A JPH0334433 A JP H0334433A
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- JP
- Japan
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- thin film
- manufacturing
- film transistor
- drain
- po1y
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタの製造方法に係り、特にアク
ティブマトリクス方式の液晶デイスプレィに好適な薄膜
トランジスタの製造方法に関する。
ティブマトリクス方式の液晶デイスプレィに好適な薄膜
トランジスタの製造方法に関する。
近年、アクティブマトリクス方式液晶平面デイスプレィ
の大画面化、高精細化の要求が高まるにつれて、多結晶
シリコン（Ｐｏｌｙ ＣｒｙｓｔａｌｌｉｎｅＳｉｌｉ
ｃｏｎ略してＰｏ１ｙ −Ｓ ｉ ）を用いた薄膜トラ
ンジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
略してＴＦＴ）の開発が盛んに進められている。デイス
プレィの表示品質を良くするために要求されているＴＰ
Ｔの特性としては、オフ電流が小さいこと、電流のオン
、オフ比が大きいことである。
の大画面化、高精細化の要求が高まるにつれて、多結晶
シリコン（Ｐｏｌｙ ＣｒｙｓｔａｌｌｉｎｅＳｉｌｉ
ｃｏｎ略してＰｏ１ｙ −Ｓ ｉ ）を用いた薄膜トラ
ンジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
略してＴＦＴ）の開発が盛んに進められている。デイス
プレィの表示品質を良くするために要求されているＴＰ
Ｔの特性としては、オフ電流が小さいこと、電流のオン
、オフ比が大きいことである。
第２図は従来、−殻内に用いられているＰｏ１ｙ −Ｓ
ｉ ＴＦＴの断面構造である。絶縁基板（ガラス）１
上にＰｏ１ｙ −Ｓ ｉ ２が形成され、その上にゲー
ト絶縁膜６が形成されている。そしてこのゲート絶縁膜
６上にゲート電極７が形成され、これをマスクとしてＰ
ｏ１ｙ −Ｓ ｉ ２中に不純物を導入し、活性化する
ことで、不純物領域であるソース電極３およびドレイン
電極５を形成する。しかし、この構造のＰｏ１ｙ−８ｉ
ＴＦＴでは、オフ状態にあるとき、すなわちｎチャ
ネルＴＰＴでは負のゲート電圧が印加された状態、Ｐチ
ャネルＴＰＴでは正のゲート電圧が印加された状態の時
、印加されたゲート電圧、ドレイン電圧による電界がド
レイン接合部１０に集中する。このため、ドレイン接合
付近の結晶粒界中のトラック準位を介してキャリアが生
成し、ゲート電圧、ドレイン電圧の増加と共に大きなリ
ーク電流が流れ、オフ電流が大きく、かつ、オン、オフ
比が小さくなるという問題があった。
ｉ ＴＦＴの断面構造である。絶縁基板（ガラス）１
上にＰｏ１ｙ −Ｓ ｉ ２が形成され、その上にゲー
ト絶縁膜６が形成されている。そしてこのゲート絶縁膜
６上にゲート電極７が形成され、これをマスクとしてＰ
ｏ１ｙ −Ｓ ｉ ２中に不純物を導入し、活性化する
ことで、不純物領域であるソース電極３およびドレイン
電極５を形成する。しかし、この構造のＰｏ１ｙ−８ｉ
ＴＦＴでは、オフ状態にあるとき、すなわちｎチャ
ネルＴＰＴでは負のゲート電圧が印加された状態、Ｐチ
ャネルＴＰＴでは正のゲート電圧が印加された状態の時
、印加されたゲート電圧、ドレイン電圧による電界がド
レイン接合部１０に集中する。このため、ドレイン接合
付近の結晶粒界中のトラック準位を介してキャリアが生
成し、ゲート電圧、ドレイン電圧の増加と共に大きなリ
ーク電流が流れ、オフ電流が大きく、かつ、オン、オフ
比が小さくなるという問題があった。
そこで、次に特開昭６３−２０４７６９号公報に記載の
ようにドレイン接合付近に集中する電界を緩和するため
に、ＬＳＩで用いられているＬ Ｄ Ｄ［Ｊ（Ｌｉｇｈ
ｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）を用いたＴＰＴが考
えられた。第３図はＬＤＤ構造を用いたＰｏ１ｙ −Ｓ
１ＴＦＴの断面構造である。ガラスなどの絶縁基板１
上にＰｏ１ｙ −Ｓ ｉ ２ 、ゲート絶縁膜６を積層
する。
ようにドレイン接合付近に集中する電界を緩和するため
に、ＬＳＩで用いられているＬ Ｄ Ｄ［Ｊ（Ｌｉｇｈ
ｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）を用いたＴＰＴが考
えられた。第３図はＬＤＤ構造を用いたＰｏ１ｙ −Ｓ
１ＴＦＴの断面構造である。ガラスなどの絶縁基板１
上にＰｏ１ｙ −Ｓ ｉ ２ 、ゲート絶縁膜６を積層
する。
次にゲート絶縁膜６上にゲート電極７を形成し。
これをマスクとして低濃度で不純物を導入し、不純物濃
度の低い領域９をＰｏ１ｙ −Ｓ ｉ ２中に形成する
。さらに、ゲートｆｆ１ｔｉ７より大きいレジストマス
クをゲート電極７上に形成し、不純物を導入し、ソース
？ｉ！極３およびドレイン電極５を形成する。
度の低い領域９をＰｏ１ｙ −Ｓ ｉ ２中に形成する
。さらに、ゲートｆｆ１ｔｉ７より大きいレジストマス
クをゲート電極７上に形成し、不純物を導入し、ソース
？ｉ！極３およびドレイン電極５を形成する。
このような構造をもつＰｏ１ｙ Ｓｉ ＴＦＴは、
ドレイン接合付近の不純物濃度が低いため、ゲート電極
やドレイン電圧による電界が分散され、ドレイン接合部
１０の電界強度が弱まり、リーク電流を減少させること
ができた。
ドレイン接合付近の不純物濃度が低いため、ゲート電極
やドレイン電圧による電界が分散され、ドレイン接合部
１０の電界強度が弱まり、リーク電流を減少させること
ができた。
しかし、上記従来技術は、通常の製造工程に加えて、ホ
ト、不純物導入の工程が加わり、プロセスが煩雑にむる
問題があった。
ト、不純物導入の工程が加わり、プロセスが煩雑にむる
問題があった。
そこで、本発明では、プロセスを煩雑にすることなく、
ドレイン接合部に不純物濃度の低い領域を設けることに
よりオフ電流を低減、かつオン。
ドレイン接合部に不純物濃度の低い領域を設けることに
よりオフ電流を低減、かつオン。
オフ比を大きくすることができるＰｏ１ｙ −Ｓ １Ｔ
ＦＴの製造方法を提供することにある。
ＦＴの製造方法を提供することにある。
上記目的を達成するため、本発明は、Ｐｏ１ｙ −８ｉ
ＴＦＴを製造する工程の不純物導入後の活性化法と
して、ゲート電極をマスクとしてレーザ光をななめから
照射することを特徴としたものである。
ＴＦＴを製造する工程の不純物導入後の活性化法と
して、ゲート電極をマスクとしてレーザ光をななめから
照射することを特徴としたものである。
不純物の活性化において、ななめからレーザ照射すると
、ゲート電極がマスクとなってドレイン接合付近にはレ
ーザ光が照射されず、不純物が活性化されない領域が形
成され、レーザ光のあたるソース電極、ドレイン電極、
ゲート電極は活性化される。これによりドレイン接合部
の活性化した不純物濃度は低くでき通常のプロセスをあ
まり煩雑にすることなく、ドレイン部のＬＤＤ構造を作
ることができる。
、ゲート電極がマスクとなってドレイン接合付近にはレ
ーザ光が照射されず、不純物が活性化されない領域が形
成され、レーザ光のあたるソース電極、ドレイン電極、
ゲート電極は活性化される。これによりドレイン接合部
の活性化した不純物濃度は低くでき通常のプロセスをあ
まり煩雑にすることなく、ドレイン部のＬＤＤ構造を作
ることができる。
また、本発明により形成したＰｏ１ｙ −Ｓ ｉ Ｔ
ＦＴは不純物が活性化されていない領域が設けられてい
るため、ゲート電圧とドレイン電圧による電界が分散さ
れ、ドレイン接合部の電界強度が弱まり、ドレイン接合
付近の結晶粒中のトラップ準位を介して生成するキャリ
アが少なくなり、リーク電流を低減させることができる
。
ＦＴは不純物が活性化されていない領域が設けられてい
るため、ゲート電圧とドレイン電圧による電界が分散さ
れ、ドレイン接合部の電界強度が弱まり、ドレイン接合
付近の結晶粒中のトラップ準位を介して生成するキャリ
アが少なくなり、リーク電流を低減させることができる
。
以下、本発明の一実施例を説明する。第１図は本発明を
用いたＴＰＴ全体の断面構造を示す。まず、絶縁基板ｌ
としては、ガラスあるいは石英を用い、基板温度を５８
０℃に保ち、減圧ＣＶＤ注により厚さ１５００ÅのＰｏ
１ｙ −Ｓ ｉ ２を形成する。
用いたＴＰＴ全体の断面構造を示す。まず、絶縁基板ｌ
としては、ガラスあるいは石英を用い、基板温度を５８
０℃に保ち、減圧ＣＶＤ注により厚さ１５００ÅのＰｏ
１ｙ −Ｓ ｉ ２を形成する。
この膜をアイランドホト、エツチングの工程を通した後
、常圧ＣＶＤ法によりゲート絶縁膜６用の５ｉＯｚｌｌ
Ｉを１５００人堆積させる。次に、ゲート電極７用のＰ
ｏ１ｙ −Ｓ ｉ ｇを１５００Å堆積させる。ゲート
電極７．ゲート絶縁膜６をホト、エツチングした後、ゲ
ート電極７をマスクとしてリンをイオン注入し、さらに
、不純物活性化のために、ななめから波長３０８ｎｍの
ＸｅＣＱ パルスエキシマレーザ光８を３００ｍＪ／ａ
ｌｔのエネルギーで４５＠の角度から照射し、ソース電
極３．ドレイン電極５．不純物の活性化していない領域
４をつくる。これによりＬＤＤ領域が０．３μｍ以上形
成できる。さらにリンガラス（Ｐｈｏｓｐｈｏ Ｓｉｌ
ｉｃｏｎｇｌａｓｓ ＋略してＰＳＧ）を４００℃で５
０００λ堆積させる。コンタクト用のホト、エッチ工程
の後、ＡＱ電極を６０００Åスパッタする。
、常圧ＣＶＤ法によりゲート絶縁膜６用の５ｉＯｚｌｌ
Ｉを１５００人堆積させる。次に、ゲート電極７用のＰ
ｏ１ｙ −Ｓ ｉ ｇを１５００Å堆積させる。ゲート
電極７．ゲート絶縁膜６をホト、エツチングした後、ゲ
ート電極７をマスクとしてリンをイオン注入し、さらに
、不純物活性化のために、ななめから波長３０８ｎｍの
ＸｅＣＱ パルスエキシマレーザ光８を３００ｍＪ／ａ
ｌｔのエネルギーで４５＠の角度から照射し、ソース電
極３．ドレイン電極５．不純物の活性化していない領域
４をつくる。これによりＬＤＤ領域が０．３μｍ以上形
成できる。さらにリンガラス（Ｐｈｏｓｐｈｏ Ｓｉｌ
ｉｃｏｎｇｌａｓｓ ＋略してＰＳＧ）を４００℃で５
０００λ堆積させる。コンタクト用のホト、エッチ工程
の後、ＡＱ電極を６０００Åスパッタする。
第４図は上記、本発明のＰｏ１ｙ −Ｓ ｉ Ｔ Ｆ
Ｔと、従来のＰｏ１ｙ−８ｉ ＴＦＴのゲート電圧
によるドレイン電流依存性の測定結果を示す図である。
Ｔと、従来のＰｏ１ｙ−８ｉ ＴＦＴのゲート電圧
によるドレイン電流依存性の測定結果を示す図である。
この従来のＰｏ１ｙ−３ｉ ＴＦＴは、不純物活性化
ではレーザ光を垂直に照射したものである。測定したＴ
ＰＴのチャネル幅、チャネル長はそれぞれ１０μｍ、５
０μｍである。本発明と従来の特性を比へると、オン、
オフ比は↓桁以上増加し、オフ電流も１桁低減している
。
ではレーザ光を垂直に照射したものである。測定したＴ
ＰＴのチャネル幅、チャネル長はそれぞれ１０μｍ、５
０μｍである。本発明と従来の特性を比へると、オン、
オフ比は↓桁以上増加し、オフ電流も１桁低減している
。
上記実施例において、不純物活性化用レーザ光は４５°
の角度から照射しているが、これは、ドレイン接合の部
分に不純物が活性化されていない領域が設けることがで
きる角度であれば、４５゜に限定されない。
の角度から照射しているが、これは、ドレイン接合の部
分に不純物が活性化されていない領域が設けることがで
きる角度であれば、４５゜に限定されない。
本発明によれば、ドレイン接合部の電界強度を緩和でき
るので、薄膜半導体装置のリーク電流低減の効果がある
。また、プロセスは従来とのほとんど変更はないため、
コストが変わらず、より特性の優れた薄膜トランジスタ
を製造できる。
るので、薄膜半導体装置のリーク電流低減の効果がある
。また、プロセスは従来とのほとんど変更はないため、
コストが変わらず、より特性の優れた薄膜トランジスタ
を製造できる。
第１図は本発明によるＰｏ１ｙ−５ｉ ＴＦＴの一実
施例を示す概略構造の断面図、第２図は従来のＰｏ１ｙ
Ｓｉ ＴＦＴの概略構造の断面図、第３図は従来
のＬＤＤ構造をもつＰｏ１ｙ−８ｉ ＴＦＴの概略構
造の断面図、第４図は従来のＰｏ１ｙ −Ｓ １ＴＦＴ
と本発明のＰｏ１ｙ−３ｉ ＴＦＴのゲート電圧によ
るドレイン電流依存性の測定結果を示す図である。 ｌ・・・絶縁基板、２・・・多結晶シリコン膜、３・・
・ソース電極、４・・・不純物が活性化されていない領
域。 ５・・・ドレイン電極、６・・ゲート絶縁膜、７・・・
ゲート電極、８・・・レーザ光、９・・・低濃度の不純
物を含率２図 第３図 躬４−図 ＋Ｔ＝＋−を圧（ｖ）
施例を示す概略構造の断面図、第２図は従来のＰｏ１ｙ
Ｓｉ ＴＦＴの概略構造の断面図、第３図は従来
のＬＤＤ構造をもつＰｏ１ｙ−８ｉ ＴＦＴの概略構
造の断面図、第４図は従来のＰｏ１ｙ −Ｓ １ＴＦＴ
と本発明のＰｏ１ｙ−３ｉ ＴＦＴのゲート電圧によ
るドレイン電流依存性の測定結果を示す図である。 ｌ・・・絶縁基板、２・・・多結晶シリコン膜、３・・
・ソース電極、４・・・不純物が活性化されていない領
域。 ５・・・ドレイン電極、６・・ゲート絶縁膜、７・・・
ゲート電極、８・・・レーザ光、９・・・低濃度の不純
物を含率２図 第３図 躬４−図 ＋Ｔ＝＋−を圧（ｖ）
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上に形成された多結晶シリコン膜中に不純
物を導入することにより形成された不純物領域の不純物
活性化工程において、ゲート電極を形成後レーザ光をな
なめから照射することを特徴とする薄膜トランジスタの
製造方法。 ２、請求項１において、上記不純物領域は、ドレイン電
極であることを特徴とする薄膜トランジスタの製造方法
。 ３、請求項２において、上記レーザ光をソース電極側か
ら照射してドレイン電極の一部分にレーザを照射しない
領域を設けることを特徴とする薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16667289A JPH0334433A (ja) | 1989-06-30 | 1989-06-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16667289A JPH0334433A (ja) | 1989-06-30 | 1989-06-30 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334433A true JPH0334433A (ja) | 1991-02-14 |
Family
ID=15835587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16667289A Pending JPH0334433A (ja) | 1989-06-30 | 1989-06-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334433A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308998A (en) * | 1991-08-26 | 1994-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices having a LDD region and an anodic oxide film of a gate electrode |
| JPH06252079A (ja) * | 1993-02-23 | 1994-09-09 | G T C:Kk | イオン注入方法及びその装置 |
| US5650338A (en) * | 1991-08-26 | 1997-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming thin film transistor |
| US6555843B1 (en) | 1991-05-16 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP2008004867A (ja) * | 2006-06-26 | 2008-01-10 | Denso Corp | 半導体装置の製造方法 |
-
1989
- 1989-06-30 JP JP16667289A patent/JPH0334433A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5913112A (en) * | 1991-03-06 | 1999-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an insulated gate field effect semiconductor device having an offset region and/or lightly doped region |
| US6555843B1 (en) | 1991-05-16 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5308998A (en) * | 1991-08-26 | 1994-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices having a LDD region and an anodic oxide film of a gate electrode |
| US5650338A (en) * | 1991-08-26 | 1997-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming thin film transistor |
| US5962870A (en) * | 1991-08-26 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices |
| JPH06252079A (ja) * | 1993-02-23 | 1994-09-09 | G T C:Kk | イオン注入方法及びその装置 |
| JP2008004867A (ja) * | 2006-06-26 | 2008-01-10 | Denso Corp | 半導体装置の製造方法 |
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