JPH0334466A - 縦形二重拡散ｍｏｓｆｅｔ - Google Patents
縦形二重拡散ｍｏｓｆｅｔInfo
- Publication number
- JPH0334466A JPH0334466A JP1166786A JP16678689A JPH0334466A JP H0334466 A JPH0334466 A JP H0334466A JP 1166786 A JP1166786 A JP 1166786A JP 16678689 A JP16678689 A JP 16678689A JP H0334466 A JPH0334466 A JP H0334466A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- semiconductor
- region
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、縦形二重拡散ＭＯＳＦＥＴのオン抵抗低減に
関するものである。
関するものである。
［従来の技術］
従来の縦形二重拡散ＭＯＳＦＥＴとしては、第４図に示
す構造が一般的である。すなわち、低比抵抗のＮ＋基板
１と比較的比抵抗の高いＮ形エピタキシャル層２を有し
、ゲート絶縁１ｌＩ３の上に形成されたポリシリコンか
らなるゲート電極４をマスクとして、Ｐ形チャネル形成
領域５ならびにＮ＋ソース領域６が二重拡散によって形
成され。
す構造が一般的である。すなわち、低比抵抗のＮ＋基板
１と比較的比抵抗の高いＮ形エピタキシャル層２を有し
、ゲート絶縁１ｌＩ３の上に形成されたポリシリコンか
らなるゲート電極４をマスクとして、Ｐ形チャネル形成
領域５ならびにＮ＋ソース領域６が二重拡散によって形
成され。
ゲート電極４の表面に層間絶縁膜７を形成しＰ形チャネ
ル形成領域５ならびにＮ１ソース領域６に接するように
ソース電極８が形成され、Ｎ＋基板１の裏面にドレイン
電極９が形成されている。
ル形成領域５ならびにＮ１ソース領域６に接するように
ソース電極８が形成され、Ｎ＋基板１の裏面にドレイン
電極９が形成されている。
［発明が解決しようとする課題］
このような構成の縦形二重拡散ＭＯＳＦＥＴでは、Ｐ形
チャネル形成領域５とＮ形エピタキシャル層２．Ｎ＋基
板１とによって形成されるＰ”ＮＮ１ダイオードで素子
耐圧が決まり、所要の素子耐圧を得るためにＮ形エピタ
キシャル層２の不純物濃度と厚さを最適に設定した場合
、Ｎ形エピタキシャル層２のＰ形チャネル形成領域５で
挟まれた接合型ＦＥＴ部（ＪＦＩ！：Ｔ部）１０の抵抗
が大きくなり、オン抵抗が大きくなるという欠点を有し
ていた。
チャネル形成領域５とＮ形エピタキシャル層２．Ｎ＋基
板１とによって形成されるＰ”ＮＮ１ダイオードで素子
耐圧が決まり、所要の素子耐圧を得るためにＮ形エピタ
キシャル層２の不純物濃度と厚さを最適に設定した場合
、Ｎ形エピタキシャル層２のＰ形チャネル形成領域５で
挟まれた接合型ＦＥＴ部（ＪＦＩ！：Ｔ部）１０の抵抗
が大きくなり、オン抵抗が大きくなるという欠点を有し
ていた。
本発明の目的は、従来の縦形二重拡散ＭＯＳＦＥＴにお
ける上述の欠点を改善し、素子耐圧を損なうことなくオ
ン抵抗を低減できる縦形二重拡散ＭＯＳＦＥＴを提供す
ることにある。
ける上述の欠点を改善し、素子耐圧を損なうことなくオ
ン抵抗を低減できる縦形二重拡散ＭＯＳＦＥＴを提供す
ることにある。
［課題を解決するための手段］
上記の目的を遠戚するため、本発明では、特許請求の範
囲の中で記載したように、縦形二重拡散ＭＯＳＦＥＴの
構成の中で、第２の半導体層を。
囲の中で記載したように、縦形二重拡散ＭＯＳＦＥＴの
構成の中で、第２の半導体層を。
比抵抗の高い層と比抵抗の低い屑との２１！！で構成し
、第１の半導体層側に比抵抗が高い層を、ゲート絶縁膜
としての第１の絶縁層側には比抵抗が低い層を設け、か
つ該２層の境界をチャネル形成領域としての第１の半導
体領域と第２の半導体層とによって形成される接合より
も第１の半導体層側に設定することとした。すなわち、
チャネル形成領域側の比抵抗の低い第２の半導体層の厚
さをチャネル形成領域の拡散の深さよりも厚くしたもの
である。
、第１の半導体層側に比抵抗が高い層を、ゲート絶縁膜
としての第１の絶縁層側には比抵抗が低い層を設け、か
つ該２層の境界をチャネル形成領域としての第１の半導
体領域と第２の半導体層とによって形成される接合より
も第１の半導体層側に設定することとした。すなわち、
チャネル形成領域側の比抵抗の低い第２の半導体層の厚
さをチャネル形成領域の拡散の深さよりも厚くしたもの
である。
［作 用コ
第２図および第３図について後に詐述するように、本発
明の上記２Ｎ構成のうちの比抵抗の低い層の厚さをチャ
ネル形成領域の拡散深さよりも厚くしても、素子耐圧を
従来と同等に保つことが可能であることが確認された。
明の上記２Ｎ構成のうちの比抵抗の低い層の厚さをチャ
ネル形成領域の拡散深さよりも厚くしても、素子耐圧を
従来と同等に保つことが可能であることが確認された。
しかも一方では、この比抵抗の低い層の厚さを厚くする
につれて単位チップ面積当たりのオン抵抗を低減するこ
とが可能となる。
につれて単位チップ面積当たりのオン抵抗を低減するこ
とが可能となる。
すなわち、本発明の構成は素子耐圧を損なうことなくオ
ン抵抗の低減を可能にするものである。
ン抵抗の低減を可能にするものである。
［実施例］
第１図は、本発明による実施例である。同図において、
１は第１の半導体層でＮ＋基板、２−１．２−２は第２
の半導体層でそれぞれＮ形の第１エピタキシャル層およ
びＮ形の第２エピタキシャル層、３は第１の絶縁層でゲ
ート酸化膜、４は第１の導電性層でポリシリコンよりな
るゲート電極、５は第１の半導体領域でＰ形チャネル形
成領域。
１は第１の半導体層でＮ＋基板、２−１．２−２は第２
の半導体層でそれぞれＮ形の第１エピタキシャル層およ
びＮ形の第２エピタキシャル層、３は第１の絶縁層でゲ
ート酸化膜、４は第１の導電性層でポリシリコンよりな
るゲート電極、５は第１の半導体領域でＰ形チャネル形
成領域。
６は第２の半導体領域でソースＮ＋領域、７は眉間絶縁
膜、８は第２の導電性層でＡｌｌソース電極、９は第３
の導電性層でドレイン電極、１０はＪＦＥＴ部である１
本発明による実施例では、第４図の従来の縦形二重拡散
ＭＯＳＦＥＴにおけるＮ形エピタキシャル層２が、第１
エピタキシャル７ｔｆｆ２−ｌおよび第２エピタキシヤ
ル層２−２の２暦構成となっており、第１エピタキシヤ
ル層２−１は従来の縦形二重拡散ＭＯＳＦＥＴにおける
エピタキシャルＭ２と同一の不純物濃度を有し、第２エ
ピタキシヤル層２−２は第１エピタキシヤル層２−１よ
りも高い不純物濃度を有し比抵抗が低い。
膜、８は第２の導電性層でＡｌｌソース電極、９は第３
の導電性層でドレイン電極、１０はＪＦＥＴ部である１
本発明による実施例では、第４図の従来の縦形二重拡散
ＭＯＳＦＥＴにおけるＮ形エピタキシャル層２が、第１
エピタキシャル７ｔｆｆ２−ｌおよび第２エピタキシヤ
ル層２−２の２暦構成となっており、第１エピタキシヤ
ル層２−１は従来の縦形二重拡散ＭＯＳＦＥＴにおける
エピタキシャルＭ２と同一の不純物濃度を有し、第２エ
ピタキシヤル層２−２は第１エピタキシヤル層２−１よ
りも高い不純物濃度を有し比抵抗が低い。
第２図は、素子耐圧の第２エピタキシヤル層２−２の厚
さへの依存性を示すものである。同図は第２エピタキシ
ヤル層２−２の不純物濃度が第１エピタキシヤル層２−
１の不純物濃度の２倍の場合の例で、第２エピタキシヤ
ル層２−２の厚さをＰ形チャネル形成領域５の拡散深さ
よりも厚くしても、素子耐圧を従来の縦形二重拡散ＭＯ
ＳＦＥＴと同等に保つことができることを示している。
さへの依存性を示すものである。同図は第２エピタキシ
ヤル層２−２の不純物濃度が第１エピタキシヤル層２−
１の不純物濃度の２倍の場合の例で、第２エピタキシヤ
ル層２−２の厚さをＰ形チャネル形成領域５の拡散深さ
よりも厚くしても、素子耐圧を従来の縦形二重拡散ＭＯ
ＳＦＥＴと同等に保つことができることを示している。
ただし、ある一定の厚さを越えると、素子耐圧は急激な
低下を示す。
低下を示す。
第３図は、単位チップ面積当りのオン抵抗の第２エピタ
キシャル暦２−２の厚さへの依存性を示すものである。
キシャル暦２−２の厚さへの依存性を示すものである。
第３図中に破線で示したのは、第２図において素子耐圧
が急激に低下する第２エピタキシヤル層２−２の厚さの
境界を示すもので、許容される領域は破線から左の領域
である。第３図で示されるように、第２エピタキシャル
層・２−２の厚さをＰ形チャネル形成領域５の拡散深さ
よりも深くし、かつ素子耐圧が低下しない範囲とするこ
とによって、単位チップ面積当りのオン抵抗を従来の縦
形二重拡散ＭＯ３ＦＥＴに対して約２５％低減できる。
が急激に低下する第２エピタキシヤル層２−２の厚さの
境界を示すもので、許容される領域は破線から左の領域
である。第３図で示されるように、第２エピタキシャル
層・２−２の厚さをＰ形チャネル形成領域５の拡散深さ
よりも深くし、かつ素子耐圧が低下しない範囲とするこ
とによって、単位チップ面積当りのオン抵抗を従来の縦
形二重拡散ＭＯ３ＦＥＴに対して約２５％低減できる。
［発明の効果］
以上のように、本発明によれば素子耐圧を従来の縦形二
重波１ｉ（（ＭＯＳＦＥＴと同等に保ち、単位チップ面
積当りのオン抵抗を２５％低減できる。
重波１ｉ（（ＭＯＳＦＥＴと同等に保ち、単位チップ面
積当りのオン抵抗を２５％低減できる。
したがって、本発明によれば、従来技術と同等の特性を
有する素子が２５％小さいチップ面積で実現され、生産
性の向上が達成できる。逆に同一の生産性（同一チップ
面積）を保った場合には、オン抵抗が２５％低い素子を
実現できる。
有する素子が２５％小さいチップ面積で実現され、生産
性の向上が達成できる。逆に同一の生産性（同一チップ
面積）を保った場合には、オン抵抗が２５％低い素子を
実現できる。
第１図は本発明の縦形二重拡散ＭＯＳＦＥＴの断面図、
第２図は本発明による実施例の素子耐圧の第２エピタキ
シャル層の厚さへの依存性を示す図、第３図は本発明に
よる実施例の単位チップ面積当りのオン抵抗の第２エピ
タキシャル層の厚さへの依存性を示す図、第４図は従来
の縦形二重拡散ＭＯＳＦＥＴの断面図である。 １・・・Ｎ＋基板 ２・・・Ｎ形エピタキシャル層 ２−１・・・Ｎ形の第１エピタキシヤル層２−２・・・
Ｎ形の第２エピタキシャル層３・・・ゲート酸化膜 ４・・・ゲート電極 ５・・・Ｐ形チャネル形成領域 ６・・・ソースＮ＋領域 ７・・・層間絶縁膜 ８・・・ソース電極 ９・・・ドレイン電極 ｉｏ・・・ＪＦＥＴ部
第２図は本発明による実施例の素子耐圧の第２エピタキ
シャル層の厚さへの依存性を示す図、第３図は本発明に
よる実施例の単位チップ面積当りのオン抵抗の第２エピ
タキシャル層の厚さへの依存性を示す図、第４図は従来
の縦形二重拡散ＭＯＳＦＥＴの断面図である。 １・・・Ｎ＋基板 ２・・・Ｎ形エピタキシャル層 ２−１・・・Ｎ形の第１エピタキシヤル層２−２・・・
Ｎ形の第２エピタキシャル層３・・・ゲート酸化膜 ４・・・ゲート電極 ５・・・Ｐ形チャネル形成領域 ６・・・ソースＮ＋領域 ７・・・層間絶縁膜 ８・・・ソース電極 ９・・・ドレイン電極 ｉｏ・・・ＪＦＥＴ部
Claims (1)
- 第１の導電形の第１の半導体層と該第１の半導体層上に
形成された第１の導電形でかつ上記第１の半導体層に比
し高い比抵抗の第２の半導体層とを有し、上記第２の半
導体層内に第１の導電形とは逆の第２の導電形を有する
チャネル形成用の第１の半導体領域と、第１の導電形の
ソース領域としての第２の半導体領域とがチャネルを形
成し、該チャネルおよび上記第２の半導体層の表面にお
いてゲート絶縁膜としての第１の絶縁層を介してゲート
電極としての第１の導電性層が形成され、さらに上記第
１の半導体領域ならびに上記第２の半導体領域に接する
ようにソース電極としての第２の導電性層が、また上記
第１の半導体層の表面にドレイン電極としての第３の導
電性層が形成されてなる縦形二重拡散ＭＯＳＦＥＴにお
いて、上記第２の半導体層を、比抵抗の高い層と比抵抗
の低い層との２層で構成し、上記第１の半導体層側に比
抵抗が高い層を、上記ゲート絶縁膜としての第１の絶縁
層側には比抵抗が低い層を設け、かつ該２層の境界を上
記チャネル形成領域としての第１の半導体領域と上記第
２の半導体層とによって形成される接合よりも上記第１
の半導体層側に設定することを特徴とする、縦形二重拡
散ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166786A JPH0334466A (ja) | 1989-06-30 | 1989-06-30 | 縦形二重拡散ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166786A JPH0334466A (ja) | 1989-06-30 | 1989-06-30 | 縦形二重拡散ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334466A true JPH0334466A (ja) | 1991-02-14 |
Family
ID=15837649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166786A Pending JPH0334466A (ja) | 1989-06-30 | 1989-06-30 | 縦形二重拡散ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334466A (ja) |
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-
1989
- 1989-06-30 JP JP1166786A patent/JPH0334466A/ja active Pending
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