JPH0567778A - トランジスタ - Google Patents
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- JPH0567778A JPH0567778A JP3229081A JP22908191A JPH0567778A JP H0567778 A JPH0567778 A JP H0567778A JP 3229081 A JP3229081 A JP 3229081A JP 22908191 A JP22908191 A JP 22908191A JP H0567778 A JPH0567778 A JP H0567778A
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- drain
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ドレイン電極とソ−ス電極間のサ−ジ耐量の
向上及び、アバランシェ電流の引き出し抵抗の低減を図
り、同時に、より微細化する事を目的とする。 【構成】 電極１７を半導体基板１ａ裏面にも設け、ド
レイン電極１４を埋込層２へ接続したことによって、半
導体基板１ａと埋込層２とによってダイオ−ドＤ３を形
成した。 【効果】 半導体基板１ａと埋込層２によって形成され
るダイオ−ドＤ３は、素子の広範囲にわたって形成され
るのでサ−ジ耐量を増加させる。また、埋込層２とドレ
イン電極１４をオ−ミックに接続した事によって、効率
よくアバランシェ電流の引き出し抵抗を低減でき、同時
に、深いベ−ス領域を形成する必要がないので、より微
細化を図れた。
向上及び、アバランシェ電流の引き出し抵抗の低減を図
り、同時に、より微細化する事を目的とする。 【構成】 電極１７を半導体基板１ａ裏面にも設け、ド
レイン電極１４を埋込層２へ接続したことによって、半
導体基板１ａと埋込層２とによってダイオ−ドＤ３を形
成した。 【効果】 半導体基板１ａと埋込層２によって形成され
るダイオ−ドＤ３は、素子の広範囲にわたって形成され
るのでサ−ジ耐量を増加させる。また、埋込層２とドレ
イン電極１４をオ−ミックに接続した事によって、効率
よくアバランシェ電流の引き出し抵抗を低減でき、同時
に、深いベ−ス領域を形成する必要がないので、より微
細化を図れた。
Description
【０００１】
【産業上の利用分野】この発明は、トランジスタの構造
に関する。
に関する。
【０００２】
【従来技術】従来の技術としては、例えば図４の断面図
に示される様な物があり、以下、図４に従って説明す
る。Ｐ型半導体領域１ｂと、該Ｐ型半導体領域１ｂ一方
面上に形成されたＰ型エピタキシャル領域３と、前記Ｐ
型半導体領域１ｂと該Ｐ型エピタキシャル領域３との境
界領域に形成された高濃度Ｎ+型埋込層２と、前記Ｐ型
エピタキシャル領域３表面より該埋込層２に接するよう
に形成されたＮ型ドレイン領域４と、該Ｎ型ドレイン領
域４表面より該領域４内に、拡散により形成された複数
のＰ型ベ−ス領域５と、前記Ｎ型ドレイン領域表面よ
り、該領域内に形成された、高濃度Ｎ+型ソ−ス領域７
と、前記Ｎ型ドレイン領域４表面より前記ベ−ス領域５
に重なるように、前記埋込層２へ達するよう拡散によっ
て形成された深いＰ型ベ−ス領域８と、１つの前記Ｐ型
ベ−ス領域５と、そのとなりに形成されているもう１つ
の前記Ｐ型ベ−ス領域５との間の全ての前記ドレイン領
域４の表面より、該領域４内に形成された、高濃度Ｎ+
型ドレイン取り出し領域６と、その中の少なくとも１つ
の前記高濃度Ｎ+型ドレイン取り出し領域６表面より、
前記埋込層２へ達するように形成された深い高濃度Ｎ+
型ドレイン取り出し領域９と、前記ソ−ス領域７と、前
記ドレイン領域４とに挟まれた、前記Ｐ型ベ−ス領域５
の一部の表面上にゲ−ト絶縁膜１０を介して形成された
ゲ−ト電極１１と、前記ゲ−ト電極１１の設けられてい
ない前記Ｐ型ベ−ス領域５及び前記ソ−ス領域７上に形
成されたソ−ス電極１３と、前記ドレイン取り出し領域
６上に形成されたドレイン電極１４と、から構成されて
いる。
に示される様な物があり、以下、図４に従って説明す
る。Ｐ型半導体領域１ｂと、該Ｐ型半導体領域１ｂ一方
面上に形成されたＰ型エピタキシャル領域３と、前記Ｐ
型半導体領域１ｂと該Ｐ型エピタキシャル領域３との境
界領域に形成された高濃度Ｎ+型埋込層２と、前記Ｐ型
エピタキシャル領域３表面より該埋込層２に接するよう
に形成されたＮ型ドレイン領域４と、該Ｎ型ドレイン領
域４表面より該領域４内に、拡散により形成された複数
のＰ型ベ−ス領域５と、前記Ｎ型ドレイン領域表面よ
り、該領域内に形成された、高濃度Ｎ+型ソ−ス領域７
と、前記Ｎ型ドレイン領域４表面より前記ベ−ス領域５
に重なるように、前記埋込層２へ達するよう拡散によっ
て形成された深いＰ型ベ−ス領域８と、１つの前記Ｐ型
ベ−ス領域５と、そのとなりに形成されているもう１つ
の前記Ｐ型ベ−ス領域５との間の全ての前記ドレイン領
域４の表面より、該領域４内に形成された、高濃度Ｎ+
型ドレイン取り出し領域６と、その中の少なくとも１つ
の前記高濃度Ｎ+型ドレイン取り出し領域６表面より、
前記埋込層２へ達するように形成された深い高濃度Ｎ+
型ドレイン取り出し領域９と、前記ソ−ス領域７と、前
記ドレイン領域４とに挟まれた、前記Ｐ型ベ−ス領域５
の一部の表面上にゲ−ト絶縁膜１０を介して形成された
ゲ−ト電極１１と、前記ゲ−ト電極１１の設けられてい
ない前記Ｐ型ベ−ス領域５及び前記ソ−ス領域７上に形
成されたソ−ス電極１３と、前記ドレイン取り出し領域
６上に形成されたドレイン電極１４と、から構成されて
いる。
【０００３】前記高濃度Ｎ+型ドレイン取り出し領域６
は、ドレイン電極とドレイン領域との接触抵抗を低減す
るためのものである。また、前記Ｐ型エピタキシャル領
域３を結晶成長させる過程で、前記埋込層２を形成する
拡散に使われた不純物が、前記Ｐ型エピタキシャル領域
３内にも熱拡散して広がっている。この横型二重拡散Ｍ
ＯＳ ＦＥＴ（以下ＬＤＭＯＳ ＦＥＴと略記する）に
おいては、ベ−ス領域５とドレイン領域４とで形成され
るダイオ−ドＤ１の耐圧より、深いベ−ス領域８とＮ+
型埋込層２とで形成されるダイオ−ドＤ２の耐圧の方が
低くなっている。
は、ドレイン電極とドレイン領域との接触抵抗を低減す
るためのものである。また、前記Ｐ型エピタキシャル領
域３を結晶成長させる過程で、前記埋込層２を形成する
拡散に使われた不純物が、前記Ｐ型エピタキシャル領域
３内にも熱拡散して広がっている。この横型二重拡散Ｍ
ＯＳ ＦＥＴ（以下ＬＤＭＯＳ ＦＥＴと略記する）に
おいては、ベ−ス領域５とドレイン領域４とで形成され
るダイオ−ドＤ１の耐圧より、深いベ−ス領域８とＮ+
型埋込層２とで形成されるダイオ−ドＤ２の耐圧の方が
低くなっている。
【０００４】本構造においては、ドレイン電極１４とソ
−ス電極１３との間にサ−ジ電圧が発生した場合、ダイ
オ−ドＤ１より先にダイオ−ドＤ２がブレイクダウンし
てアバランシェ電流を流すので、ドレイン領域４とベ−
ス領域５との間には電位差が発生せず、ソ−ス領域７、
ベ−ス領域５、ドレイン領域４によって形成される寄生
ＮＰＮトランジスタがタ−ンオンするのを防止でき、サ
−ジ耐量が向上する。更に、ドレイン電極とソ−ス電極
が同一主面上に形成されているので、図５で示している
多出力回路を何層にも形成でき、また、他のトランジス
タとの集積化も容易である。
−ス電極１３との間にサ−ジ電圧が発生した場合、ダイ
オ−ドＤ１より先にダイオ−ドＤ２がブレイクダウンし
てアバランシェ電流を流すので、ドレイン領域４とベ−
ス領域５との間には電位差が発生せず、ソ−ス領域７、
ベ−ス領域５、ドレイン領域４によって形成される寄生
ＮＰＮトランジスタがタ−ンオンするのを防止でき、サ
−ジ耐量が向上する。更に、ドレイン電極とソ−ス電極
が同一主面上に形成されているので、図５で示している
多出力回路を何層にも形成でき、また、他のトランジス
タとの集積化も容易である。
【０００５】
【発明が解決しようとする課題】この様な従来のＬＤＭ
ＯＳ ＦＥＴにあっては、素子を微細化するためにゲ−
ト電極間の距離ＬSを縮小させることが考えられる。し
かしながら、この場合、前記ベ−ス領域５は、前記ゲ−
ト電極をマスクとして注入されたイオンを拡散すること
によって形成されるため、ゲ−ト電極間の距離ＬSを縮
小するほど、イオンが注入される面積は狭くなる。
ＯＳ ＦＥＴにあっては、素子を微細化するためにゲ−
ト電極間の距離ＬSを縮小させることが考えられる。し
かしながら、この場合、前記ベ−ス領域５は、前記ゲ−
ト電極をマスクとして注入されたイオンを拡散すること
によって形成されるため、ゲ−ト電極間の距離ＬSを縮
小するほど、イオンが注入される面積は狭くなる。
【０００６】その結果、前記ベ−ス領域５のチャネル部
分と深いベ−ス領域とが重なってしまい、このチャネル
部分の不純物濃度が上がり、しきい値電圧が上昇してし
まい、、しきい値を精度良く制御することが出来なくな
るため、微細化することが困難であった。 更に、ダイ
オ−ドＤ２は、深いベ−ス領域８とＮ+型埋込層２との
接続面によってのみ形成されているので、ダイオ−ドＤ
２として働く部分の面積増大には限度があり、従って、
破壊耐量の向上にも限界があるという問題があった。
分と深いベ−ス領域とが重なってしまい、このチャネル
部分の不純物濃度が上がり、しきい値電圧が上昇してし
まい、、しきい値を精度良く制御することが出来なくな
るため、微細化することが困難であった。 更に、ダイ
オ−ドＤ２は、深いベ−ス領域８とＮ+型埋込層２との
接続面によってのみ形成されているので、ダイオ−ドＤ
２として働く部分の面積増大には限度があり、従って、
破壊耐量の向上にも限界があるという問題があった。
【０００７】その上、ダイオ−ドＤ２のブレイクダウン
後のアバランシェ電流の引き出し抵抗が高いと、前記Ｎ
+型埋込層２の電圧が上昇し、ダイオ−ドＤ１の耐圧よ
り高くなると前記寄生ＮＰＮトランジスタがタ−ンオン
して素子の破壊に至る事がある。従って、前記アバラン
シェ電流の引き出し抵抗を低減するために前記第２の深
い高濃度Ｎ+型ドレイン取り出し領域９を形成しなけれ
ばならず、チップ面積の増大につながり、更に該ドレイ
ン取り出し領域９自体の抵抗によって、前記アバランシ
ェ電流の引き出し抵抗の低減にも限界があった。この発
明は、係る課題を解決する為に成された物で、サ−ジ耐
量の向上及びアバランシェ電流の引き出し抵抗の低減を
図り、且つ、より微細化されたトランジスタを提供する
事を目的としている。
後のアバランシェ電流の引き出し抵抗が高いと、前記Ｎ
+型埋込層２の電圧が上昇し、ダイオ−ドＤ１の耐圧よ
り高くなると前記寄生ＮＰＮトランジスタがタ−ンオン
して素子の破壊に至る事がある。従って、前記アバラン
シェ電流の引き出し抵抗を低減するために前記第２の深
い高濃度Ｎ+型ドレイン取り出し領域９を形成しなけれ
ばならず、チップ面積の増大につながり、更に該ドレイ
ン取り出し領域９自体の抵抗によって、前記アバランシ
ェ電流の引き出し抵抗の低減にも限界があった。この発
明は、係る課題を解決する為に成された物で、サ−ジ耐
量の向上及びアバランシェ電流の引き出し抵抗の低減を
図り、且つ、より微細化されたトランジスタを提供する
事を目的としている。
【０００８】
【課題を解決するための手段】係る目的を達成するた
め、請求項１に記載された発明は、高濃度の第１導電型
の第１半導体領域と、該半導体領域の一方面上に形成さ
れた第１導電型の第２半導体領域と、前記第１半導体領
域と該第２半導体領域との境界領域に形成された高濃度
の第２導電型の埋込層と、前記第２半導体領域表面より
該埋込層に接するように形成された第２導電型のドレイ
ン領域と、該ドレイン領域表面より該領域内に形成され
た第１導電型のベ−ス領域と、該ベ−ス領域表面より該
領域内に形成された第２導電型のソ−ス領域と、該ソ−
ス領域と前記ドレイン領域とに挟まれた、前記ベ−ス領
域の表面上にゲ−ト絶縁膜を介して形成されたゲ−ト電
極と、前記ドレイン領域表面から、前記埋込層に達する
ように形成された溝と、該溝内に形成されたドレイン電
極と、前記ゲ−ト電極の設けられていない前記ベ−ス領
域の少なくとも一部及び前記ソ−ス領域上に形成された
ソ−ス電極と、前記第１半導体領域の他方面上にオ−ミ
ックに接続され前記ソ−ス電極ともオ−ミックに接続さ
れた電極と、によってトランジスタを構成した。請求項
２に記載された発明は上記請求項１のトランジスタにお
いて、更に、前記ドレイン領域内の溝の内側面に、高濃
度の第２導電型ドレイン領域を設け、請求項３に記載さ
れた発明は請求項１のトランジスタにおいて、更に、前
記ドレイン領域にオ−ミックに接続され、且つ、前記ソ
−ス電極とは層間絶縁膜によって絶縁されたドレイン電
極層を設けた。
め、請求項１に記載された発明は、高濃度の第１導電型
の第１半導体領域と、該半導体領域の一方面上に形成さ
れた第１導電型の第２半導体領域と、前記第１半導体領
域と該第２半導体領域との境界領域に形成された高濃度
の第２導電型の埋込層と、前記第２半導体領域表面より
該埋込層に接するように形成された第２導電型のドレイ
ン領域と、該ドレイン領域表面より該領域内に形成され
た第１導電型のベ−ス領域と、該ベ−ス領域表面より該
領域内に形成された第２導電型のソ−ス領域と、該ソ−
ス領域と前記ドレイン領域とに挟まれた、前記ベ−ス領
域の表面上にゲ−ト絶縁膜を介して形成されたゲ−ト電
極と、前記ドレイン領域表面から、前記埋込層に達する
ように形成された溝と、該溝内に形成されたドレイン電
極と、前記ゲ−ト電極の設けられていない前記ベ−ス領
域の少なくとも一部及び前記ソ−ス領域上に形成された
ソ−ス電極と、前記第１半導体領域の他方面上にオ−ミ
ックに接続され前記ソ−ス電極ともオ−ミックに接続さ
れた電極と、によってトランジスタを構成した。請求項
２に記載された発明は上記請求項１のトランジスタにお
いて、更に、前記ドレイン領域内の溝の内側面に、高濃
度の第２導電型ドレイン領域を設け、請求項３に記載さ
れた発明は請求項１のトランジスタにおいて、更に、前
記ドレイン領域にオ−ミックに接続され、且つ、前記ソ
−ス電極とは層間絶縁膜によって絶縁されたドレイン電
極層を設けた。
【０００９】
【作用】請求項１に記載の発明においては、ドレイン電
極とソ−ス電極間にサ−ジ電圧が発生すると、ダイオ−
ドＤ１よりも耐圧の低い、つまり、構成領域の不純物濃
度の高い、前記第２導電型の埋込層と前記第１導電型の
第１半導体領域とで形成されるダイオ−ドＤ３が先にブ
レイクダウンするので、アバランシェ電流は前記埋込層
に達しているドレイン電極により引き出される事とな
る。
極とソ−ス電極間にサ−ジ電圧が発生すると、ダイオ−
ドＤ１よりも耐圧の低い、つまり、構成領域の不純物濃
度の高い、前記第２導電型の埋込層と前記第１導電型の
第１半導体領域とで形成されるダイオ−ドＤ３が先にブ
レイクダウンするので、アバランシェ電流は前記埋込層
に達しているドレイン電極により引き出される事とな
る。
【００１０】また、請求項２に記載の発明においては、
ドレイン電極に対する接触抵抗が第２導電型ドレイン領
域よりも低い高濃度第２導電型ドレイン領域を通して電
流が流れる。
ドレイン電極に対する接触抵抗が第２導電型ドレイン領
域よりも低い高濃度第２導電型ドレイン領域を通して電
流が流れる。
【００１１】更に、請求項３に記載の発明においては、
請求項１に記載のトランジスタよりも面積の広い、つま
り電気抵抗の低いドレイン電極層を、電流が流れる。
請求項１に記載のトランジスタよりも面積の広い、つま
り電気抵抗の低いドレイン電極層を、電流が流れる。
【００１２】
【実施例】図１は、この発明の第一実施例を示す。以
下、この実施例を図面に基付いて説明する。
下、この実施例を図面に基付いて説明する。
【００１３】まず構成を説明すると、高濃度の第１導電
型の第１半導体領域である高濃度Ｐ+型半導体領域１ａ
と、該高濃度Ｐ+型半導体領域１ａの一方面上に形成さ
れた第１導電型の第２半導体領域であるＰ型エピタキシ
ャル領域３と、前記高濃度Ｐ+型半導体領域１ａと前記
Ｐ型エピタキシャル領域３との境界領域に形成された高
濃度第２導電型の埋込層である高濃度Ｎ+型埋込層２
と、前記Ｐ型エピタキシャル領域３表面より該埋込層２
に接するように形成された、第２導電型のドレイン領域
であるＮ型ドレイン領域４と、該Ｎ型ドレイン領域４表
面より該領域４内に拡散により形成された複数の、第１
導電型ベ−ス領域であるＰ型ベ−ス領域５と、該Ｐ型ベ
−ス領域５表面の一部の領域内に形成された高濃度の第
２導電型のソ−ス領域である高濃度Ｎ+型ソ−ス領域７
と、１つの前記Ｐ型ベ−ス領域５と、そのとなりに形成
されているもう１つの前記Ｐ型ベ−ス領域５との間の全
ての前記ドレイン領域４の表面より、該領域４内に形成
された、高濃度Ｎ+型ドレイン取り出し領域６と、前記
ソ−ス領域７と、前記ドレイン領域４とに挟まれた、前
記Ｐ型ベ−ス領域５表面上にゲ−ト絶縁膜１０を介して
形成されたゲ−ト電極１１と、前記ゲ−ト電極１１の設
けられていない前記Ｐ型ベ−ス領域５及び前記ソ−ス領
域７上に形成されると共に、前記Ｐ+型半導体領域１ａ
の他方面上にもオ−ミックに接続された電極１７と、前
記ドレイン領域６の表面から、前記埋込層２に達する溝
周辺に形成され、前記埋込層２及び前記ドレイン領域６
へオ−ミックに接続されたドレイン電極１４と、から成
っている。
型の第１半導体領域である高濃度Ｐ+型半導体領域１ａ
と、該高濃度Ｐ+型半導体領域１ａの一方面上に形成さ
れた第１導電型の第２半導体領域であるＰ型エピタキシ
ャル領域３と、前記高濃度Ｐ+型半導体領域１ａと前記
Ｐ型エピタキシャル領域３との境界領域に形成された高
濃度第２導電型の埋込層である高濃度Ｎ+型埋込層２
と、前記Ｐ型エピタキシャル領域３表面より該埋込層２
に接するように形成された、第２導電型のドレイン領域
であるＮ型ドレイン領域４と、該Ｎ型ドレイン領域４表
面より該領域４内に拡散により形成された複数の、第１
導電型ベ−ス領域であるＰ型ベ−ス領域５と、該Ｐ型ベ
−ス領域５表面の一部の領域内に形成された高濃度の第
２導電型のソ−ス領域である高濃度Ｎ+型ソ−ス領域７
と、１つの前記Ｐ型ベ−ス領域５と、そのとなりに形成
されているもう１つの前記Ｐ型ベ−ス領域５との間の全
ての前記ドレイン領域４の表面より、該領域４内に形成
された、高濃度Ｎ+型ドレイン取り出し領域６と、前記
ソ−ス領域７と、前記ドレイン領域４とに挟まれた、前
記Ｐ型ベ−ス領域５表面上にゲ−ト絶縁膜１０を介して
形成されたゲ−ト電極１１と、前記ゲ−ト電極１１の設
けられていない前記Ｐ型ベ−ス領域５及び前記ソ−ス領
域７上に形成されると共に、前記Ｐ+型半導体領域１ａ
の他方面上にもオ−ミックに接続された電極１７と、前
記ドレイン領域６の表面から、前記埋込層２に達する溝
周辺に形成され、前記埋込層２及び前記ドレイン領域６
へオ−ミックに接続されたドレイン電極１４と、から成
っている。
【００１４】前記高濃度Ｎ+型ドレイン取り出し領域６
は、前記ドレイン電極と前記ドレイン領域との接触抵抗
を低減するためのものである。また、部材の濃度の違い
により、Ｐ型ベ−ス領域５とＮ型ドレイン領域４によっ
て形成されるダイオ−ドＤ１の耐圧より、高濃度Ｐ+型
基板１ａと高濃度Ｎ+型埋込層２によって形成されるダ
イオ−ドＤ３の耐圧の方が低くなっている。このことに
より、ドレイン電極１４と、ソ−ス電極１３または同電
位の電極１７との間にサ−ジ電圧が発生した際には、ダ
イオ−ドＤ１よりダイオ−ドＤ３が先にブレイクダウン
し、しかも、ダイオ−ドＤ３は素子の広範囲、すなわち
埋込層全体に渡って形成されているので、サ−ジ耐量が
向上している。
は、前記ドレイン電極と前記ドレイン領域との接触抵抗
を低減するためのものである。また、部材の濃度の違い
により、Ｐ型ベ−ス領域５とＮ型ドレイン領域４によっ
て形成されるダイオ−ドＤ１の耐圧より、高濃度Ｐ+型
基板１ａと高濃度Ｎ+型埋込層２によって形成されるダ
イオ−ドＤ３の耐圧の方が低くなっている。このことに
より、ドレイン電極１４と、ソ−ス電極１３または同電
位の電極１７との間にサ−ジ電圧が発生した際には、ダ
イオ−ドＤ１よりダイオ−ドＤ３が先にブレイクダウン
し、しかも、ダイオ−ドＤ３は素子の広範囲、すなわち
埋込層全体に渡って形成されているので、サ−ジ耐量が
向上している。
【００１５】その上、Ｎ+型埋込層２がドレイン電極１
４と直接つながれているので、チップ面積の増大なく、
ダイオ−ドＤ３のアバランシェ電流の引き出し抵抗を低
減できる。また更に、従来例で示した深いベ−ス領域８
を形成する必要がないので、チャネル領域にまで深いベ
−ス領域８を形成するための拡散が広がって、しきい値
が上昇するという心配もなく、素子の微細化が容易とな
る。
４と直接つながれているので、チップ面積の増大なく、
ダイオ−ドＤ３のアバランシェ電流の引き出し抵抗を低
減できる。また更に、従来例で示した深いベ−ス領域８
を形成する必要がないので、チャネル領域にまで深いベ
−ス領域８を形成するための拡散が広がって、しきい値
が上昇するという心配もなく、素子の微細化が容易とな
る。
【００１６】図２には、第２の実施例を示す。前記図１
に示される実施例と同一の部分は同一の番号を符し、そ
の説明は省略する。この実施例においては、第１実施例
の構造に加えて、高濃度の第２導電型ドレイン領域であ
る高濃度ドレイン領域６が溝の内側面に形成されてい
る。このためにＮ型ドレイン領域４と、ドレイン領域１
４との間の接触抵抗が更に減少し、オン抵抗が減少す
る。
に示される実施例と同一の部分は同一の番号を符し、そ
の説明は省略する。この実施例においては、第１実施例
の構造に加えて、高濃度の第２導電型ドレイン領域であ
る高濃度ドレイン領域６が溝の内側面に形成されてい
る。このためにＮ型ドレイン領域４と、ドレイン領域１
４との間の接触抵抗が更に減少し、オン抵抗が減少す
る。
【００１７】図３には、第三の実施例を示す。前記図１
に示される実施例と同一の部分は同一の符号を符し、そ
の説明は省略する。この実施例においては、第１実施例
の構造に加えて、ソ−ス電極１３を覆うようにして形成
された層間絶縁膜１６によって絶縁されたドレイン電極
層１５が、該層間絶縁膜１６の上面にあり、ドレイン電
極１４にオ−ミックに接続されている。この様にドレイ
ン電極層１５とソ−ス電極１３を二層構造としたため、
電極面積が広くとれ、従って電極取り出し抵抗が減少す
る。
に示される実施例と同一の部分は同一の符号を符し、そ
の説明は省略する。この実施例においては、第１実施例
の構造に加えて、ソ−ス電極１３を覆うようにして形成
された層間絶縁膜１６によって絶縁されたドレイン電極
層１５が、該層間絶縁膜１６の上面にあり、ドレイン電
極１４にオ−ミックに接続されている。この様にドレイ
ン電極層１５とソ−ス電極１３を二層構造としたため、
電極面積が広くとれ、従って電極取り出し抵抗が減少す
る。
【００１８】
【発明の効果】以上説明してきたように本発明によれ
ば、第一半導体領域の他方面上にソ−ス電極とオ−ミッ
クに接続された電極を設け、ドレイン電極を埋込層へ到
達させたことによって、前記半導体領域と前記埋込層と
によってダイオ−ドＤ３を形成したので、ドレイン電極
とソ−ス電極間のサ−ジ耐量が向上し、更に、ドレイン
電極によりダイオ−ドＤ３のアバランシェ電流を直接引
き出せるので、引き出し抵抗を低減できる。
ば、第一半導体領域の他方面上にソ−ス電極とオ−ミッ
クに接続された電極を設け、ドレイン電極を埋込層へ到
達させたことによって、前記半導体領域と前記埋込層と
によってダイオ−ドＤ３を形成したので、ドレイン電極
とソ−ス電極間のサ−ジ耐量が向上し、更に、ドレイン
電極によりダイオ−ドＤ３のアバランシェ電流を直接引
き出せるので、引き出し抵抗を低減できる。
【００１９】更に、従来例で示した深いベ−ス領域８を
形成する必要がなく、チャネル領域の不純物濃度が上が
る事によるしきい値の上昇もないので、素子の微細化が
容易になるという効果が得られる。
形成する必要がなく、チャネル領域の不純物濃度が上が
る事によるしきい値の上昇もないので、素子の微細化が
容易になるという効果が得られる。
【図１】第１実施例の断面図
【図２】第２実施例の断面図
【図３】第３実施例の断面図
【図４】従来のＭＯＳトランジスタの断面図
【図５】ＭＯＳトランジスタの応用回路
１ａ…Ｐ+型半導体領域 １ｂ…Ｐ型半導体領域 ２…Ｎ+型埋込層 ３…Ｐ型エピタキシャル領域 ４…Ｎ型ドレイン領域 ５…Ｐ型ベ−ス領域 ６…Ｎ+型ドレイン取り出し領域 ７…Ｎ+型ソ−ス領域 ８…深いＰ型ベ−ス領域 ９…深いＮ+型ドレイン取り出し領域 １０…ゲ−ト絶縁膜 １１…ゲ−ト電極 １２…絶縁膜 １３…ソ−ス電極 １４…ドレイン電極 １５…ドレイン電極層 １６…層間絶縁膜 １７…電極
Claims (3)
- 【請求項１】高濃度の第１導電型の第１半導体領域と、
該半導体領域の一方面上に形成された第１導電型の第２
半導体領域と、前記第１半導体領域と該第２半導体領域
との境界領域に形成された高濃度の第２導電型の埋込層
と、前記第２半導体領域表面より該埋込層に接するよう
に形成された第２導電型のドレイン領域と、該ドレイン
領域表面より該領域内に形成された第１導電型のベ−ス
領域と、該ベ−ス領域表面より、該領域内に形成された
第２導電型のソ−ス領域と、該ソ−ス領域と前記ドレイ
ン領域とに挟まれた、前記ベ−ス領域の表面上にゲ−ト
絶縁膜を介して形成されたゲ−ト電極と、前記ドレイン
領域表面から、前記埋込層に達するように形成された溝
と、該溝内に形成されたドレイン電極と、前記ゲ−ト電
極の設けられていない前記ベ−ス領域の少なくとも一部
及び前記ソ−ス領域上に形成されたソ−ス電極と、前記
第１半導体領域の他方面上にオ−ミックに接続され前記
ソ−ス電極ともオ−ミックに接続された電極と、から成
る事を特徴とするトランジスタ。 - 【請求項２】前記ドレイン領域内の溝の内側面に、前記
ドレイン電極とオ−ミックに接続された高濃度の第２導
電型ドレイン領域を形成したことを特徴とする、請求項
１に記載したトランジスタ。 - 【請求項３】前記ドレイン電極にオ−ミックに接続さ
れ、且つ、前記ソ−ス電極とは層間絶縁膜によって絶縁
された、ドレイン電極層を持つことを特徴とする、請求
項１に記載したトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229081A JP2924348B2 (ja) | 1991-09-09 | 1991-09-09 | トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229081A JP2924348B2 (ja) | 1991-09-09 | 1991-09-09 | トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0567778A true JPH0567778A (ja) | 1993-03-19 |
| JP2924348B2 JP2924348B2 (ja) | 1999-07-26 |
Family
ID=16886454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229081A Expired - Fee Related JP2924348B2 (ja) | 1991-09-09 | 1991-09-09 | トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924348B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002063695A1 (fr) * | 2001-02-02 | 2002-08-15 | Mitsubishi Denki Kabushiki Kaisha | Transistor bipolaire à grille isolée, dispositif à semi-conducteurs, et procédés de fabrication correspondants |
| US8890603B2 (en) | 2012-04-19 | 2014-11-18 | Fujitsu Semiconductor Limited | Output circuit |
-
1991
- 1991-09-09 JP JP3229081A patent/JP2924348B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002063695A1 (fr) * | 2001-02-02 | 2002-08-15 | Mitsubishi Denki Kabushiki Kaisha | Transistor bipolaire à grille isolée, dispositif à semi-conducteurs, et procédés de fabrication correspondants |
| JPWO2002063695A1 (ja) * | 2001-02-02 | 2004-06-10 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタ、半導体装置、絶縁ゲート型バイポーラトランジスタの製造方法、および半導体装置の製造方法 |
| US8890603B2 (en) | 2012-04-19 | 2014-11-18 | Fujitsu Semiconductor Limited | Output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924348B2 (ja) | 1999-07-26 |
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