JPH0334566A - Ｃｍｏｓ―ｅｃｌ出力バッハァ回路 - Google Patents

Ｃｍｏｓ―ｅｃｌ出力バッハァ回路

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JPH0334566A
JPH0334566A JP2145574A JP14557490A JPH0334566A JP H0334566 A JPH0334566 A JP H0334566A JP 2145574 A JP2145574 A JP 2145574A JP 14557490 A JP14557490 A JP 14557490A JP H0334566 A JPH0334566 A JP H0334566A
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タディアス　ジョン　ガバラ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の属する技術分野］ 本発明は相補形金属酸化物シリコン（ＣＭＯＳ）回路に
適する電圧からエミッタ結合形論理（ＥＣＬ）回路に適
する電圧へ変換するためのバッファ回路に関する。
［従来技術の説明］ 多くのシステム、特に高速データリンクを必要とするシ
ステムでは、ＣＭＯＳ技術を用いる集積回路チップとＥ
ＣＬ回路を用いるチップの間に効率的な相互接続を提供
する必要がある。ＣＭＯ８回路は通常Ｏボルトから５ボ
ルトの間の論理振幅で動作し、これに対してＥＣＬチッ
プは−０，９５ボルトから−１，７ボルトの間の論理振
幅で動作するため問題が生じてくる。
適当な電圧振幅を得る従来の方法は、ＣＭＯＳチップの
外部チップにバイポーラ・バッファ回路を提供すること
である。（例えば、１９８６年のフェアチャイルド（Ｐ
ａｉｒｃｈｉｌｄ）Ｆ　１００　Ｋ　　Ｅ　ＣＬ　デー
タブック第３−３８頁から第４０頁を参照）。この従来
技術においては、動作特性及びコストファクタの観点か
ら、ＣＭＯＳチップ自身に組込まれた、ＥＣＬチップと
の相互接続のためのＣＭＯＳ出力バッファがさらに必要
とされる。
最近、ＣＭＯ３出力バッファ回路を提供する幾つかの提
案がある。例えば、１９８８年のアイ・イー・イー・イ
ー固体回路国際会議技術論文集（ＩＥＥＥ　Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ　　５ｏ１１ｄ　５ｔａｔｅ　Ｃ１ｒ
ｃｕ１ｔｓ　Ｃ。
ｎｆｅｒｅｎｃｅ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｌ
ｃａｌ　Ｐａｐｅｒｓ）第６４−６５頁及び第３０２−
３０３頁のマイア（Ｍｅｔｅｒ）氏の文献「２μｍ　Ｃ
Ｍ　ＯＳデジタル・アダプティブ等価器チップ・・・」
の中では、低レベル電圧は外部電源によって確立される
。高電圧レベルは電流源として動作するＭＯＳトランジ
スタによってセットされ、それが他のブランチのトラン
ジスタ列を通じて電流を映す。従って、高電圧レベルの
みが回路によって制御される。
バッファ回路の各ブランチの各トランジスタのゲートに
高低の基準電圧を接続することによって高電圧及び低電
圧を提供することが提案されている。第３のトランジス
タは、バッファ出力に１つあるいは両方のブランチを接
続させるようにこれを制御し、それによって低電圧レベ
ルあるいは高電圧レベルをセットすることを決める。例
えば、１９８８年のアイ・イー・イー・イー固体回路（
ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｌｄ　５ｔａ
ｔｅ　Ｃ１ｒｃｕ１ｔｓ）第２３巻ｆｆ１１３３−１４
１頁のチャオ（Ｃｈａｏ）らの文献ｒ１４０ＭｂｉＬ／
ｓ　　ＣＭＯＳ　　ＬＳ　Ｉ　　フレイマー・チップ・
・・」を参照。
本発明の目的は、ＣＭＯＳ集積回路チップの一部として
、ＥＣＬ論理チップへの接続のためノミ圧しベルをセッ
トする出力バッファ回路を提供することである。
（発明の概要） これらの目的は出力バッファ回路である本発明によって
実現される。その回路は回路の出力に接続されるＭＯＳ
トランジスタからなり、そのトランジスタはゲート電極
を含む。出力端に接続されているエミッタ結合形論理回
路に適する電圧レベルを回路の出力で確立するための手
段が提供されている。それらの手段は、単一半導体チッ
プに集積され、また基準電圧を供給するために、チップ
の外部で少なくとも１つの抵抗が提供されている。
本回路は、それらの手段が、トランジスタが各基準電圧
に対して回路の出力でエミッタ結合形論理回路に適する
電圧レベルを確立するように、ゲート電極に一対の基準
電圧を交互に供給する手段を含むことを特徴とする。
（実施例の説明） 第１図は、ＣＭＯ５電圧レベルのＥＣＬ電圧レベルへの
変換を含む回路の全体図を示す。標準のバンドギャップ
電圧基準回路１０は、温度及び電源電圧に影響されない
電圧ｖＢＧを生成する。バンドギャップ基準回路は標準
の電圧ミラー回路１１に接続され、そこでｖＩＩＩＧが
それぞれ低レベル電圧Ｖ　と高レベル電圧ｖｏ１１に変
換される。典型的にＬ は、■　は約Ｖ　　＋１．２３ボルトで、ＶＯＬは約Ｂ
Ｇ　　　　　５Ｓ ＶＤＤ−１，７ボルトで、また”　０１１は約ＶＤＤ　
　ｏ。
９５ボルトである。ｖｓｓはＣＭＯＳチップへの最大の
負電圧（典型的には一５ボルト）、ｖＤＤは最大の正電
圧（典型的には０ボルト）である。
これらの回路は従来技術で極標準的であり、従ってここ
では詳しい説明を省略する。
電圧Ｖ。ＬとＶ。１１は、基準回路１２に接続され、こ
の基準回路１２が基準抵抗１３と共に出力バッファ回路
１４に低基準電圧及び高基準電圧、ｖｏＬＲとＶＯ）Ｉ
Ｉ？を供給する。Ｖ　ＯＬＲは典型的には−１゜７ボル
トで、ｖ０１＋１？は典型的には−３，０ボルトである
。バッファ回路１４は、“ＣＭＯ８Ｉｎ”と示された入
力端子でＣＭＯＳ集積回路チップよりＣＭＯ８電圧レベ
ルを受信し、“ＥＣＬＯｕｔ”と示された出力端子でＥ
ＣＬチップに適する電圧レベルに変換する。信号は伝送
パス１５に沿ってＥＣＬチップ（図示せず）に送られる
。
第２図は出力バッファ回路１４を示す。ＥＣＬチップ（
図示せず）への接続のための出力電圧Ｖ。ｕｔはＭＯＳ
トランジスタＭｌによって供給される。この場合、Ｍｌ
はｐ−チャネル素子であることが望ましい。トランジス
タのドレインは出力端子に接続され、ソースはｖＤＤの
電位（０ボルト）に接続される。■　　は、適当な基準
電圧Ｖ。、Ｒｕｔ あるいはＶ０７１１？をトランジスタＭ１のゲートへ与
えることによって制御される。トランジスタＭ２、Ｍ３
、Ｍ４とＭ５は伝送ゲートとして働き、Ｍｌのゲートへ
基準電圧を二者択一的に与える。Ｍ２とＭ５はｐ−チャ
ネル・トランジスタで、Ｍ３とＭ４はｎ−チャネル・ト
ランジスタである。Ｍ２のソースとＭ３のドレインは共
にｖｏＬＲに接続され、Ｍ２のドレインとＭ３のソース
は共にｖｏＬＲに接続され、Ｍ２のドレインとＭ３のソ
ースは共に、Ｍｌのゲートに接続されているノード１に
接続されている。同様に、Ｍ４のソースとＭ５のドレイ
ンは共にＶ。ＩＩＨに接続され、またＭ４のドレインと
Ｍ５のソースはノード１に接続されている。
電圧パルス列ＶｐはＭ２とＭ４のゲートに与えられ、こ
れに対してＶｐと１８０度異なる位相のＶＰはＭ３とＭ
５のゲートに与えられる。典型的にはＶｐは０から一５
ボルトまで変化し、約２５０ＭＨｚの周波数を有する。
■、とＶ、は１８０度異なる位相のため、特定の時刻で
は、Ｍ２とＭ３あるいはＭ４とＭ５のみ作動可能である
。従って、ｖＰは低レベルで、ＶＰが高レベルのとき、
電圧ｖｏＬＲがノード１に現れ、Ｍｌに与えられる。Ｖ
ｐが高レベルで、Ｖｐが低レベルのとき電圧ｖＯＩＩＲ
がＭｌに与えられる。
この実施例では、ＶＯＩＩＲとｖＯＬＲの印加に応じて
ＶＯｕｔでＥＣＬに適する電圧−０，９５ボルトと−１
，７ボルトを生成するために、Ｍｌは約１μｍのチャネ
ル長さ及び約５５０μｍのチャネル幅を有する。高レベ
ルの電圧が−０，８８０ボルトから−１，０２８ボルト
の範囲、また低レベルの電圧が−１，６２０ボルトから
−１，８１０ボルトの範囲内にあることかの望ましい。
勿論、Ｍｌのサイズはチップに適した電圧に一致するよ
うに変更できる。
伝送ゲートを作動させる電圧Ｖ、と■、は第３図に示さ
れたような回路によって生成できる。電圧ｖＰ′はＯボ
ルトから一５ボルトの間で振動する。このパルス信号は
第１のインバータ４４に与えられる、■、′と１８０度
異なる位相のＶ。
を生成する。この信号（Ｖ、’）はフリップフロップ回
路４３のデータ入力（Ｄ２）に与えられる。
またこの信号は第２のインバータ４５にも与えられ、他
のフリップフロップ回路４２のデータ入力（Ｄｌ）に与
えられるｖ、′を生成する。同じクロック信号が２６の
フリップフロップのクロック入力（Ｃ１とＣ２）に供給
される。非反転出力（Ｑ　とＱ　）からの信号はＶｐと
Ｖ、で、それ１２ らが伝送ゲート（第２図のＭ　乃至Ｍ５）に供給される
。フリップフロップに与える前に信号を反転する結果、
ＶｐとＶ、との間には大きな遅延がないため、この回路
は有利である。
Ｍ　のゲートに与えられる電圧Ｖ。ＬＲとＶ。ＨＲは第
４図に示された基準回路によって生成できる。
電圧ミラー回路（第１図の１１）からの電圧Ｖ。ＬとＶ
。ｌ（はそれぞれ演算増幅器２０と３０の負入力に与え
られる。演算増幅器２０と３０の出力はそれぞれｐ−チ
ャネルＭＯＳトランジスタＭ６とＭ７のゲートに接続さ
れる。これらのトランジスタはＭｌと同じで、バッファ
回路（第２図）のための出力電圧を供給する。Ｍ８とＭ
７のソースはＶｏ、（０ボルト）の電位を有する端子に
接続され、それらのドレインは、典型的に５０オームの
抵抗値を有する別々の外部基準抵抗Ｒ１とＲ２に接続さ
れる。約２ボルトの外部バイアスが、基準抵抗ＲとＲ（
第２図のＲ３も同様）に供給され、２ ＥＣＬチップに適する電圧を生成する。演算増幅器２０
と３０の出力はそれぞれ単位利得演算増幅器４０と４１
にも接続される。
動作時、ｖｏＬとｖｏｌｌが演算増幅器２ｏと３０の対
応する入力に与えられるとき、それらの出力はトランジ
スタＭ６とＭ７を作動させ、これらのトランジスタ及び
外部基準抵抗Ｒ１とＲ２に電流が流れる。それらの抵抗
両端の電圧Ｖ。ｕｔ□とＶ。ｕｔ３は、それぞれ演算増
幅器２０と３０の正端子にかかる。演算増幅器の出力は
、正端子及び負端子における入力が等しくなるまで自分
自身を調整する。
この平衡状態において、電圧ｖ′　　とＶ′ＯＬＲ０Ｉ
ＩＲ は、電圧Ｖ。ＬとＶ。１１及び基準抵抗Ｒ１とＲ２の安
定関数である。それらの電圧は半導体チップの一部で生
成でき、単位利得演算増幅器４０と４１によってバッフ
ァされ”　ＯＬＲと”　０ＩＩＲを形成し、それらがチ
ップ上に配置される全ての出力バッファのために全入力
／出力フレームに沿って送られる。
１つのＭＯＳトランジスタ（Ｍｌ）のみが両方のＥＣＬ
電圧を生成するため、本発明の回路は従来技術のものよ
り簡単で、より小さい面積を占め、またより高速である
。ＩＶ　　　ｌ＞ＩＶＴＰＩここＯＬＲ で＋ＶＴ、＋はＭｌのしきい値電圧である）となるよう
な電圧の小さい変化は、”　ＯＬＲ−ｖＯＨＲ’く２ボ
ルトであることが望ましいが、回路の動作中でのＭｌの
作動を保証し、回路を高速にする。
さらに、本回路は雑音が非常に小さく、これは主にＭｌ
をオンオフするよりむしろそれに流れる電流を振幅変調
するようにゲートへの電圧を変化させるからである。こ
のことは雑音指数に影響する電流の中断を生じない。０
．９μｍ技術では、Ｖ。ＬＲとＶ。ＩＩＲの間の変換点
の時間の望ましい範囲は７００ピコ秒乃至１．８ナノ秒
である。例えば、６４の出力バッファが１７５ＭＨｚの
クロック速度で同時にスイッチされるとき、計算機補助
設計シミュレーションでは３０ｍＶのグラウンド・バウ
ンドしか検出されていない。本回路は約１７５ＭＨｚで
動作するように設計されているが、少なくとも２５０Ｍ
Ｈｚの速度で動作できる。
前述のような本発明において、様々な変形が可能である
ことは明らかである。例えば、Ｍ、はｐ−チャネル◆ト
ランジスタであることが望ましいが、もしチップ上にト
ランジスタをドライブする適当な電圧が与えられれば、
ｎ−チャネル・トランジスタも使用可能である。さらに
、出力電圧を生成するには１つのトランジスタ（Ｍｌ）
Ｌか必要がないが、場合によってはさらに１つのトラン
ジスタを並列に加えることが便利である可能性がある。
その追加のトランジスタは、Ｆｖｌｌに一定の電流を供
給し、それによってＭｌに要求される電流振幅を減らす
。これはＭｌの一層の小型化を可能にする。このような
変形例の全ては、基本的には本発明が従来技術よりも優
れているということとに依存するものであり、本発明の
範囲に含まれると考えられる。
【図面の簡単な説明】
第１図は、本発明の実施例による出力バッファを組入れ
た回路の概略ブロック図、 ｔｓ２図は、本発明の実施例による第１図の回路の一部
の概略回路図、 第３図は、本発明の実施例による第１図の回路の一部、 第４図は、本発明の実施例による第１図の回路の一部で
ある。 １０・・・バンドギャップ電圧基準回路１１・・・電圧
ミラー回路 １２・・・基準回路 １３・・・基準抵抗 １４・・・出力バッファ回路 １５・・・伝送バス ４０．４１．２０．３０・・・演算上幅器４２．４３・
・・フリップフロップ回路４４．４５・・・インバータ 出　願　人ニアメリカン　テレフォン アンド ＦＩＧ、　３

Claims (8)

    【特許請求の範囲】
  1. （１）回路の出力に接続され、ゲート電極を含むＭＯＳ
    トランジスタ（Ｍ＿１）、 回路の出力で、該出力に接続されるエミッタ結合形論理
    回路（ＥＣＬ）に適する電圧レベルを確立する手段であ
    って、単一半導体チップ上に集積された手段、及び 該手段に基準電圧を提供するためのチップ外の少なくと
    も１つの抵抗（Ｒ＿１、Ｒ＿２）を有し、前記手段は、
    前記トランジスタが基準電圧の各々に対して回路の出力
    でエミッタ結合形論理回路に適する電圧レベルを確立す
    るように、前記ゲート電極に一対の基準電圧（Ｖ＿Ｏ＿
    Ｌ＿Ｒ、Ｖ＿Ｏ＿Ｈ＿Ｒ）を交互に供給する手段（Ｍ＿
    ２乃至Ｍ＿５）を含むことを特徴とするＣＭＯＳ−ＥＣ
    Ｌ出力バッファ回路。
  2. （２）ＭＯＳトランジスタはｐ−チャネル素子であるこ
    とを特徴とする請求項１記載のＣＭＯＳ−ＥＣＬ出力バ
    ッファ回路。
  3. （３）基準電圧を供給するための一対の外部抵抗を含む
    ことを特徴とする請求項１記載のＣＭＯＳ−ＥＣＬ出力
    バッファ回路。
  4. （４）基準電圧を供給するための手段は一対の演算増幅
    器（２０、３０）を含み、その各々が、一対の外部抵抗
    （Ｒ＿１、Ｒ＿２）の１つに接続されるＭＯＳトランジ
    スタ（Ｍ＿６、Ｍ＿７）とフィードバックループを形成
    することを特徴とする請求項３記載のＣＭＯＳ−ＥＣＬ
    出力バッファ回路。
  5. （５）回路の出力電圧レベルは、−０．８８０Ｖから−
    １．０２８Ｖ及び−１．６２０Ｖから−１．８１０Ｖの
    範囲内にあることを特徴とする請求項１記載のＣＭＯＳ
    −ＥＣＬ出力バッファ回路。
  6. （６）基準電圧を供給するための手段は、トランジスタ
    を通じて連続的な電流を生成するように電圧を供給する
    ことを特徴とする請求項１記載のＣＭＯＳ−ＥＣＬ出力
    バッファ回路。
  7. （７）基準電圧は２対のＭＯＳトランジスタ（Ｍ２、Ｍ
    ３とＭ４、Ｍ５）を通じてトランジスタのゲートに供給
    され、それらのＭＯＳトランジスタは二者択一的に導通
    及び非導通であることを特徴とする請求項１記載のＣＭ
    ＯＳ−ＥＣＬ出力バッファ回路。
  8. （８）異なる対のＭＯＳトランジスタにその出力が接続
    される一対のフリップフロップ回路（４２、４３）を含
    み、２対のＭＯＳトランジスタのゲートをバイアスする
    ための手段、及び前記フリップフロップ回路の１つ（４
    ２）の入力に反転信号を、他のフリップフロップ回路の
    入力に非反転信号を与える手段（４５）を有することを
    特徴とする請求項７記載のＣＭＯＳ−ＥＣＬ出力バッフ
    ァ回路。
JP2145574A 1989-06-26 1990-06-05 Ｃｍｏｓ−ｅｃｌ出力バッファ回路 Expired - Lifetime JP2547889B2 (ja)

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