JPH09307071A - 半導体メモリ素子及びその製造方法 - Google Patents

半導体メモリ素子及びその製造方法

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JPH09307071A
JPH09307071A JP9011950A JP1195097A JPH09307071A JP H09307071 A JPH09307071 A JP H09307071A JP 9011950 A JP9011950 A JP 9011950A JP 1195097 A JP1195097 A JP 1195097A JP H09307071 A JPH09307071 A JP H09307071A
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Abstract

(57)【要約】 【課題】 浮遊ゲートと制御ゲートのカップリング比を
増加させることにより、ドレインに低い電圧を印加した
状態で書き込みを可能とすること。 【解決手段】 浮遊ゲートの形状を従来のように直線状
ではなく屈曲部を有する構造とし、その表面に誘電体層
を形成させ、制御ゲートを同様に屈曲部を有する形状と
し、誘電体層を挟んで浮遊ゲートと向かい合う構造とし
たことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体メモリ素子の
製造方法に係り、特にカップリング比を高めるためのＥ
ＥＰＲＯＭ半導体メモリ素子に関する。
【０００２】
【従来の技術】メモリ素子は記憶された情報を消しさら
に新しい情報を保存しうる揮発性メモリ素子と、一度記
憶された情報が永久に保存される不揮発性メモリ素子に
大別される。揮発性メモリ素子としては情報の書き込み
及び読み出し可能なＲＡＭがあり、不揮発性メモリ素子
としてはＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭなどがあ
る。
【０００３】不揮発性メモリ素子のうち、ＲＯＭは一度
情報が記憶されるとさらにプログラムできない素子であ
り、ＥＰＲＯＭとＥＥＰＲＯＭは記憶された情報を消去
し、さらにプログラムして記憶させることのできる素子
である。ＥＰＲＯＭとＥＥＰＲＯＭは、情報をプログラ
ムする動作は同一であり、ただ記憶された情報を消去す
る方法だけが違う。つまり、ＥＰＲＯＭは紫外線によっ
て記憶された情報を消去し、ＥＥＰＲＯＭは電気的に記
憶された情報を消去する。
【０００４】以下、このようなメモリ素子のうち、ＥＥ
ＰＲＯＭについて説明する。 ＥＥＰＲＯＭ半導体メ
モリ素子の一つである、ＩＮＴＥＬ社の“ＥＴＯＸ”と
称される従来の半導体メモリ素子を添付図面を参照して
説明する。図１従来のＥＥＰＲＯＭメモリ素子の工程断
面図であり、図２（ａ）、（ｂ）は従来のＥＥＰＲＯＭ
メモリ素子のデータ記録／消去時の動作説明図である。
【０００５】前記図面によれば、Ｐ形シリコン基板１上
に浮遊ゲート３ａと制御ゲート５ａが順次積層されて形
成され、その基板１の前記浮遊ゲート３ａの両側にソー
ス領域及びドレイン領域としての第１、第２不純物領域
７、８が形成される。基板１と浮遊ゲート３ａとの間、
及び浮遊ゲート３ａと制御ゲート５ａとの間にそれぞれ
絶縁膜が形成される。このとき、浮遊ゲート３ａと制御
ゲート５ａとの間には一般的なトランジスタのゲート絶
縁膜程度の厚さに絶縁膜４が形成され、浮遊ゲート３ａ
と基板１との間には薄いトンネル酸化膜２が形成され
る。
【０００６】次に、このような従来のＥＥＰＲＯＭメモ
リ素子の製造方法を説明する。図１（ａ）に示すよう
に、Ｐ形シリコン基板１上にトンネル酸化膜２、第１多
結晶シリコン３、絶縁膜４、及び第２多結晶シリコン５
を順次堆積する。その第２多結晶シリコン５上に感光膜
６を堆積し、露光及び現像工程で制御ゲート領域及び浮
遊ゲート領域を決め（ｂ）、感光膜６をマスクとして第
２多結晶シリコン５、絶縁膜４、第１多結晶シリコン３
及びトンネル酸化膜２を選択的に除去して制御ゲート５
ａと浮遊ゲート３ａを形成する。さらに、前記制御ゲー
ト５ａ及び浮遊ゲート３ａをマスクとして基板１に高濃
度のｎ形不純物イオンを注入して第１、第２不純物領域
７、８を形成する。
【０００７】このような従来のＥＥＰＲＯＭメモリ素子
の動作は次に示すようである。一つのセルにデータを書
き込むためには、図２（ａ）に示すように、第２不純物
領域８に７〜８Ｖの電圧を印加し、制御ゲート５ａに１
２〜１３Ｖの電圧パルスを印加し、第１不純物領域７と
Ｐ形シリコン基板１を接地する。そうすると、第２不純
物領域８と基板１との間のＰＮ接合から高いエネルギー
が発生してなだれ降伏が生じ、このためホットエレクト
ロンが生成される。このように生成したホットエレクト
ロンの一部は基板１とトンネル酸化膜２との間のエネル
ギー障壁高さ（約３．２Ｖ）より大きいエネルギーを得
て、基板１からトンネル酸化膜２を越えて浮遊ゲート３
ａに入ってそこに蓄積される。このような方法をチャネ
ルホットエレクトロン注入方式という。セルのこのよう
な状態は２進法における論理“１”を表す。
【０００８】一方、前記したように一つのセルに書き込
まれたデータを消すためには、図２（ｂ）に示すよう
に、Ｐ形シリコン基板１と制御ゲート５ａを接地し、第
２不純物領域８を浮遊させた状態で第１不純物領域７に
１２〜１３Ｖの電圧パルスを印加する。 そうすると、
浮遊ゲート３ａのオーバーラップした部位の薄いトンネ
ル酸化膜２を通ってFlower-Nordheimトンネリング方式
で第１不純物領域７に放出される。この際、浮遊ゲート
３ａに蓄積されていた電子の放出量が徐々に増加するに
伴ってセルのしきい値電圧は低くなるので、一般的にセ
ルのしきい値電圧が３Ｖ以下となるように消去を行う。
従って、このような状態が２進法における論理“０”を
表す。
【０００９】このような従来のＥＥＰＲＯＭメモリ素子
の場合はデータの読み出し時にランダムアクセスが可能
なのでデータの読み出し時間が比較的短いという長所を
もっている。
【００１０】反面、この従来のＥＥＰＲＯＭメモリ素子
において、カップリング比は ＫＷ＝Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４） となり、消去時には ＫＷ＝１−Ｃ４／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４） この際、Ｃ１は制御ゲートと浮遊ゲートとの間のキャパ
シタンス、Ｃ２はソースと浮遊ゲートとの間のキャパシ
タンス、Ｃ３は基板と浮遊ゲートとの間のキャパシタン
ス、Ｃ４はドレインと浮遊ゲートとの間のキャパシタン
スをそれぞれ示す。
【００１１】また、プログラム電圧Ｖｐは Ｖｐ＝Ｑｆｇ／Ｃｒ＋（ＶｃｇＣｌ＋ＶｂＣ４＋Ｖｓｕ
ｂＣ３＋ＶｓＣ２）／Ｃｒ となる。Ｑｆｇは浮遊ゲートの電荷、ＣｒはＣ１＋Ｃ２
＋Ｃ３＋Ｃ４、Ｖｃは制御ゲートの電圧、Ｖｂはドレイ
ン電圧、Ｖｓｕｂは基板電圧、Ｖｓはソース電圧をそれ
ぞれ示す。
【００１２】上記式において、同一のプログラム電圧に
対してカップリング比が増加すればこそ効率的なプログ
ラムが可能になり、このためには制御ゲートと浮遊ゲー
トとの間のキャパシタンスが増加しなければならない。
【００１３】
【発明が解決しようとする課題】しかし、上述した従来
のＥＥＰＲＯＭメモリ素子において、高集積素子ではセ
ルサイズの縮小によってキャパシタ有効面積が制限され
るという問題があった。このため、書き込み時にドレイ
ンに高い電圧を加えなければならないので、プログラム
時に多く電力が消費されるという問題点があった。
【００１４】本発明はかかる問題点を解決するためのも
ので、その目的は浮遊ゲートと制御ゲートのカップリン
グ比を増加させることにより、ドレインに低い電圧を印
加した状態で書き込みを可能とすることである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリ素子は、浮遊ゲートの形状を
従来のように直線状ではなく屈曲部を有する構造とし、
その表面に誘電体層を形成させ、制御ゲートを同様に屈
曲部を有する形状とし、誘電体層を挟んで浮遊ゲートと
向かい合う構造としたことを特徴とするものである。
【００１６】本発明の半導体メモリ素子の製造方法は、
まず、半導体基板にトンネル絶縁膜、第１導電体層及び
絶縁膜を順次形成する。前記絶縁膜を選択的に除去して
コンタクトホールを形成してそのコンタクトホールを介
して第１導電体層に連結されるように全面に第２導電体
層を形成する。次に、前記コンタクトホールを中心とし
て単位セル領域を定め、第２、第１導電体層を選択的に
除去し、かつ前記絶縁膜を全て除去して浮遊ゲートを形
成する。その浮遊ゲートの露出した表面に誘電体層を形
成して、その誘電体層上に制御ゲートを形成する。
【００１７】
【発明の実施の形態】以下、上記した本発明による半導
体メモリ素子及びその製造方法の一実施形態を添付図面
を参照して詳細に説明する。図３〜図５は本発明の第１
実施形態によるＥＰＰＲＯＭメモリ素子の工程断面図で
ある。図３（ａ）に示すように、半導体基板３１上にト
ンネル酸化膜３２、第１多結晶シリコン３３ａ及び窒化
膜３４を順次堆積する。次に、前記窒化膜３４上に第１
感光膜３５を堆積し、露光及び現像して前記窒化膜３４
の所定の部位が露出されるようにする。図３（ｂ）に示
すように、前記第１感光膜３５をマスクとして前記露出
した窒化膜を選択的に除去して第１多結晶シリコン３３
ａに達するコンタクトホールを形成する。図３（ｃ）に
示すように、前記第１感光膜３５を除去し、全面に第２
多結晶シリコン３３ｂを堆積させ、前記コンタクトホー
ルを介して第１多結晶シリコン３３ａに連結させれる。
そして、前記第２多結晶シリコン３３ｂ上に第２感光膜
３６を堆積し、露光及び現像して単位セル領域を区画す
る。図３（ｄ）に示すように、前記第２感光膜３６をマ
スクとして前記第１、２多結晶シリコン３３ａ、３３ｂ
及び前記窒化膜３４を選択的にエッチングし、柱状に整
形する。前記第２感光膜３６を除去して、図４（ｅ）に
示すように、前記第２多結晶シリコン３３ｂ上に第３感
光膜３７を堆積し、露光及び現像工程で第３感光膜パタ
ーンを形成する。このとき、第３感光膜３７パターンは
第２感光膜３６のパターンより狭い。図４（ｆ）に示す
ように、第３感光膜３７パターンをマスクとして、露出
した部分の第２多結晶シリコン３３ｂを除去し、その後
窒化膜３４を全て除去して浮遊ゲート３３を第１及び第
２多結晶ポリシリコンからなる屈曲部を有する形状に形
成する。図示の例では上側の横棒が短いほぼ“エ”字の
形状である。図４（ｇ）に示すように、前記浮遊ゲート
３３の露出した表面に高温低圧誘電体ＨＬＤ３８を形成
する。図４（ｈ）に示すように、前記高温低圧誘電体Ｈ
ＬＤ層３８を含んだトンネル酸化膜３２の全面に第３多
結晶シリコン３９ａを堆積する。そして、第３多結晶シ
リコン３９ａ上に第４感光膜４０を堆積し、露光及び現
像して第２感光膜３６パターンと同じ大きさのパターン
とする。図５（ｉ）に示すように、前記第４感光膜４０
パターンをマスクとして、露出した第３多結晶シリコン
３９ａと前記トンネル酸化膜３２を選択的にエッチング
して全体のゲート電極を形成する。最後に、図５（ｊ）
に示すように、ゲート電極をマスクとして高濃度ｎ形不
純物をイオン注入して前記半導体基板３１にソース／ド
レイン領域としての第１、第２不純物領域４１、４２を
形成する。
【００１８】一方、図６〜図７は本発明の第２実施形態
によるＥＥＰＲＯＭメモリ素子の工程断面図である。本
発明の第２実施形態による半導体素子の製造方法は、ま
ず図６（ａ）に示すように、半導体基板５１上にトンネ
ル酸化膜５２、第１多結晶シリコン５３ａ、窒化膜５４
を順次堆積する。次に、前記窒化膜５４上に第１感光膜
５５を堆積し、露光及び現像工程で前記窒化膜５４の所
定の部位が露出されるようにする。図６（ｂ）に示すよ
うに、前記第１感光膜５５をマスクとして、前記露出し
た窒化膜５４を選択的に除去し、前記第１感光膜５５を
除去する。図６（ｃ）に示すように、部分的に残された
窒化膜５４を含んだ第１多結晶シリコン５３ａ上に第２
多結晶シリコン５３ｂを堆積させ、第１多結晶シリコン
５３ａと第２多結晶ポリシリコン５３ａを連結する。さ
らに、前記第２多結晶シリコン５３ｂ上に第２感光膜５
６を堆積し、露光及び現像工程で前記窒化膜５４上の一
部の第２多結晶シリコン５３ｂが露出されるようにパタ
ーンを形成する。図６（ｄ）に示すように、前記第２感
光膜５６パターンをマスクとして、露出された部分の第
２多結晶シリコン５３ｂを除去し、前記窒化膜５４を全
て除去した後第２感光膜５６も除去する。これによって
第１及び第２多結晶ポリシリコンからなる屈曲部を有す
る浮遊ゲートができる。次に、図７（ｅ）に示すよう
に、第１、第２多結晶シリコン５３ａ、５３ｂの露出さ
れた表面に高温低圧誘電体ＨＬＤ層５７を形成する。図
７（ｆ）に示すように、前記高温低圧誘電体ＨＬＤ層５
７の全面に第３多結晶シリコン５８ａを形成し、前記第
３多結晶シリコン５８ａ上に第３感光膜５９を堆積し、
露光及び現像してゲート電極となる部分を決める。図７
（ｇ）に示すように、前記第３感光膜５９をマスクとし
て、第１、２、３多結晶シリコン５３ａ、５３ｂ、５８
ａ、前記高温低圧誘電体層ＨＬＤ５７及びトンネル酸化
膜５２を選択的に除去して、屈曲部を有する浮遊ゲート
５３と同様に屈曲部を有する制御電極とを備えた柱状の
ゲート電極を形成する。図７（ｈ）に示すように、ゲー
ト電極をマスクとした高濃度ｎ形不純物イオン注入によ
って前記半導体基板５１上にソース／ドレイン領域とし
ての第１、第２不純物領域６０、６１を形成する。
【００１９】このように製造される本発明の半導体メモ
リ素子の構造は図８及び図９に示す通りである。前記図
８及び図９は本発明の動作原理を説明するための単位セ
ルの断面構造図である。本発明の第１実施形態による半
導体メモリ素子の構造は、図８（ａ）、（ｂ）に示すよ
うに、半導体基板３１の所定の部位にトンネル酸化膜３
２が形成され、前記トンネル酸化膜３２上に“エ”字形
状の浮遊ゲート３３が形成され、前記浮遊ゲート３３の
表面には誘電体層３８が形成される。そして、前記誘電
体層３８上には浮遊ゲートの上側部分を取り囲むように
誘電体層３８に接触して制御ゲート３９が形成され、前
記浮遊ゲート３３及び制御ゲート３９の両側の半導体基
板３１にはソース／ドレイン領域としての第１、第２不
純物領域４１、４２が形成されている。
【００２０】つまり、浮遊ゲート３３は、前記トンネル
酸化膜３２上の第１浮遊ゲートと、その中央部分から垂
直に延びた第２浮遊ゲートと、中央部分が前記第２浮遊
ゲートの先端で連結され、前記第１浮遊ゲートと平行す
るように配置された第３浮遊ゲートとの三つの部分から
構成されている。これら三つの部分で全体として屈曲し
た形状とされている。いうまでもなく、これらの三つの
浮遊ゲートの部分は連結され一つの浮遊ゲートを構成し
ている。そして、制御ゲート３９は前記第２、第３浮遊
ゲートを包み込むようにされるともに第１浮遊ゲートの
上側の誘電体層３８に接触するように形成される。すな
わち、浮遊ゲート３３と制御ゲート３９とはそれぞれ屈
曲した形で互いに相補性を有する形状とされて誘電体層
３８を挟んで互いに向かい合っている。前記浮遊ゲート
と第１、第２不純物領域は浮遊ゲートの端部分で互いに
オーバーラップする。
【００２１】本発明の第２実施形態による半導体メモリ
素子の構造は、図９（ａ）、（ｂ）に示すように、浮遊
ゲート５３と制御ゲート５８と先の実施形態の形状と互
いに逆の形状とされている。すなわち、制御ゲート５８
が“エ”字形とされ、浮遊ゲート５３が“エ”字形の下
端部を包み込む形状とされて、互いに相補形とされてい
る。浮遊ゲート５３及び制御ゲート５８の両側の半導体
基板５１にはソース／ドレイン領域としての第１、第２
不純物領域６０、６１が形成される。
【００２２】詳細に説明すると、浮遊ゲート５３は、ト
ンネル酸化膜５２上に第１浮遊ゲートが形成され、その
両端から垂直に第２浮遊ゲートが形成され、その先端部
から第３浮遊ゲートが互いに向き合う方向に第１浮遊ゲ
ートに平行に伸び出している形状である。
【００２３】そして、制御ゲート５８は、前記第１浮遊
ゲートと第３浮遊ゲートとに挟まれるように第１制御ゲ
ートが水平に配置され、その中央部分から第２制御ゲー
トが垂直に第３浮遊ゲートの両側の先端の間を通り、そ
の先端部から第３制御ゲートが水平に延びる形状とされ
ている。
【００２４】次に、このように構成される本発明の第
１、第２実施形態による半導体メモリ素子の動作方法を
説明する。一つのセルにデータを書き込むためには、図
８（ａ）及び図９（ａ）に示すように、制御ゲート３
９、５８にＶCG＜ＶPの適切な電圧を印加し、第１不純
物領域４１、６０と基板を接地した状態で第２不純物領
域４２、６１にＶＤ≠０の電圧を印加する。第２不純物
領域４２、６１と基板３１、５１との間にホットエレク
トロンが生成し、このホットエレクトロンの一部が基板
３１、５１からトンネル酸化膜３２、５２を越えて浮遊
ゲート３３、５３に入ってそこに蓄積されることによ
り、書き込み動作が完了する。このとき、制御ゲート３
９、５８と第２不純物領域４２、６１に印加される電圧
は、従来より低い電圧である。
【００２５】セルに書き込まれたデータを消すために
は、図８（ｂ）及び図９（ｂ）に示すように、基板３
１、５１と制御ゲート３９、５８を接地し、第２不純物
領域４２、６１を浮遊させた状態で第１不純物領域４
１、６０にパルス電圧を印加する。前記と同様に、第１
不純物領域４１、６０に印加されるパルスは、従来より
小さいパルスである。そうすると、浮遊ゲート３３、５
３に貯蔵されていた電子は浮遊ゲート３３、５３と第１
不純物領域４１、６０のオーバーラップした部位の薄い
トンネル酸化膜３２、５２を通ってFlower-Nordheimト
ンネリング方式によって第１不純物領域４１、６０へ放
出される。この際、浮遊ゲート３３、５３に蓄積された
電子の放出量が増加するに伴ってセルのしきい値電圧は
低くなるので、一般的にセルのしきい値電圧が３Ｖ以下
となるように消去を行う。
【００２６】
【発明の効果】以上説明したように、本発明の半導体メ
モリ素子は次の効果を奏する。第１に、浮遊ゲートと制
御ゲートとがそれぞれ屈曲した形状とされるので、その
対向する面積が増え、その間のキャパシタンスが増加し
てカップリング比が増大するので、書き込みの効率が向
上する。第２に、カップリング比が増加するので、書き
込み／消去時に制御ゲート及び第１、第２不純物領域に
印加される電圧を低くすることができ、電力消費を減少
させることができる。第３に、カップリング比が増大す
るので、従来と同一のゲート電圧が加えられる場合には
読み取り電流が増加してアクセス時間が減少する。
【図面の簡単な説明】
【図１】 従来のフラッシュメモリ素子の工程断面図で
ある。
【図２】 従来のフラッシュメモリ素子のデータ記録、
消去時の動作説明図である。
【図３】 本発明の第１実施形態によるＥＥＰＲＯＭメ
モリ素子の工程断面図である。
【図４】 本発明の第１実施形態によるＥＥＰＲＯＭメ
モリ素子の工程断面図である。
【図５】 本発明の第１実施形態によるＥＥＰＲＯＭメ
モリ素子の工程断面図である。
【図６】 本発明の第２実施形態によるＥＥＰＲＯＭメ
モリ素子の工程断面図である。
【図７】 本発明の第２実施形態によるＥＥＰＲＯＭメ
モリ素子の工程断面図である。
【図８】 本発明の第１実施形態によるデータ記録、消
去時の動作説明図である。
【図９】 本発明の第２実施形態によるデータ記録、消
去時の動作説明図である。
【符号の説明】
３１、５１ 半導体基板 ３２、５２ トンネル酸化膜 ３３ａ、３３ｂ、３９ａ、５３ａ、５３ｂ、５８ａ 多
結晶シリコン ３３、５３ 浮遊ゲート ３４、５４ 窒化膜 ３９、５８ 制御ゲート ４１、６０ 第１不純物領域 ４２、６１ 第２不純物領域 ３８、５７ 高温低圧誘電体層（ＨＬＤ）

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成されるトンネル絶縁膜と、 前記トンネル絶縁膜上に形成され、屈曲部を有する浮遊
    ゲートと、 前記浮遊ゲートの表面上に形成される誘電体層と、 前記誘電体層上に形成される制御ゲートと、 前記基板の前記浮遊ゲートの両側に形成される第１、第
    ２不純物領域とを有することを特徴とする半導体メモリ
    素子。
  2. 【請求項２】 浮遊ゲートと第１、第２不純物領域は浮
    遊ゲートの端部分で互いにオーバーラップすることを特
    徴とする請求項１記載の半導体メモリ素子。
  3. 【請求項３】 浮遊ゲートは、 前記トンネル絶縁膜上に形成される第１浮遊ゲートと、 前記第１浮遊ゲートの中央部から垂直に形成される第２
    浮遊ゲートと、 前記第２浮遊ゲートの先端部から第１浮遊ゲートに平行
    に形成される第３浮遊ゲートとからなることを特徴とす
    る請求項１記載の半導体メモリ素子。
  4. 【請求項４】 第３浮遊ゲートは第１浮遊ゲートより短
    く形成されることを特徴とする請求項３記載の半導体メ
    モリ素子。
  5. 【請求項５】 浮遊ゲートは、 前記トンネル絶縁膜上に形成される第１浮遊ゲートと、 前記第１浮遊ゲートの両端からそれぞれ垂直に形成され
    る第２浮遊ゲートと、 前記それぞれの第２浮遊ゲートの先端から互いに向かい
    合う方向に水平に伸び出し、双方の先端部に空隙を形成
    させた第３浮遊ゲートとからなることを特徴とする請求
    項１記載の半導体メモリ素子。
  6. 【請求項６】 半導体基板にトンネル絶縁膜、第１導電
    体層及び絶縁膜を順次形成するステップと、 前記絶縁膜を選択的に除去してコンタクトホールを形成
    するステップと、 前記コンタクトホールを介して第１導電体層に連結され
    るように前記絶縁膜の上に第２導電体層を形成するステ
    ップと、 前記コンタクトホールを中心として単位セル領域を定
    め、それ以外の部分の第２、第１導電体層を選択的に除
    去し、かつ絶縁膜を全て除去して浮遊ゲートを形成する
    ステップと、 前記浮遊ゲートの露出した表面に誘電体層を形成するス
    テップと、 前記誘電体層上に制御ゲートを形成するステップと、 前記半導体基板の浮遊ゲートの両側に第１、第２不純物
    領域を形成するステップとを有することを特徴とする半
    導体メモリ素子の製造方法。
  7. 【請求項７】 浮遊ゲートを形成するステップに、第１
    導電体層の長さより短くなるように第２導電体層の両側
    を除去するステップをさらに有することを特徴とする請
    求項６記載の半導体メモリ素子の製造方法。
  8. 【請求項８】 半導体基板上にトンネル絶縁膜、第１導
    電体層を形成するステップと、 前記第１導電体層上の所定の部位に絶縁膜を形成するス
    テップと、 前記絶縁膜を含んだ第１導電体層上に第２導電体層を形
    成するステップと、 前記絶縁膜を中心として単位セル領域を定め、その領域
    以外の前記第１、第２導電体層及びトンネル絶縁膜を選
    択的に除去するステップと、 前記絶縁膜の上側の第２導電体層を選択的に除去し、絶
    縁膜を全て除去して浮遊ゲートを形成するステップと、 前記浮遊ゲートの表面上に誘電体層を形成するステップ
    と、 前記誘電体層上に制御ゲートを形成するステップと、 前記半導体基板の前記浮遊ゲートの両側に第１、第２不
    純物領域を形成するステップとを有することを特徴とす
    る半導体メモリ素子の製造方法。
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