JPH0334579A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体記憶装置とその製
造方法に関する。

（従来の技術） 不揮発性半導体記憶装置として、浮遊ゲートと制御ゲー
トを持つＭＯＳ）ランジスタ構造のメモリセルを用いた
ものが知られている。そのなかで電気的書き替えを可能
としたものは、ＥＥＦＲＯＭとして知られている。

ＥＥＦＲＯＭのメモリセル構造として代表的なものは、
ＦＬＯＴＯＸ型とＦ　Ｅ　Ｔ　Ｍ、ＯＳ型である。

第６図は、ＦＬＯＴＯＸ型メモリセルの構造を示す平面
図とそのＡ−Ａ’断面図である。このメモリセルは、ｐ
型シリコン基板２１に互いに離隔したｎ＋型ソース、ド
レイン拡散層２２．２３が形成され、チャネル領域上に
第１ゲート絶縁膜２４を介して浮遊ゲート２６が形成さ
れ、さらにこの上に第２ゲート絶縁膜２７を介して制御
ゲート２８が形成されている。ドレイン拡散層２３は、
浮遊ゲート２６の端部下に所定距離入り込んだ状態で形
成された部分２３１を有する。浮遊ゲート２６下の第１
ゲート絶縁膜２４のなかの、このドレイン拡散層２３．
上に位置する部分に一部薄いトンネル絶縁膜２５が形成
されて、ここが延板と浮遊ゲートの間で電荷の授受を行
う書き替え領域となっている。

このメモリセル構造を得るための製造工程は、簡単に説
明すると、まず素子分離された基板に、ゲート領域の書
き替え領域となる部分にドレイン拡散層２３１を形成す
る。その後第１ゲート絶縁膜２４を形成する。そしてこ
のゲート絶縁膜２４の一部を選択エツチングして基板面
を露出させ、熱酸化によってトンネル絶縁膜２５を形成
する。

その後、第１層多結晶シリコン膜を堆積し、これを選択
エツチングして素子分離領域上に浮遊ゲート分離用の満
を形成した後１１層間絶縁膜２６および第２層多結晶シ
リコン膜を順次堆積する。そしてこれらをパターニング
して、制御ゲート２８および浮遊ゲート２６を分離形成
する。

このＦＬＯＴＯＸ型メモリセルは、製造工程が複雑であ
るという難点がある。すなわち、ゲート電極形成前に予
めドレイン拡散層の一部を形成することが必要であり、
また第１ゲート絶縁膜の一部をエツチングしてトンネル
絶縁膜を形成しなければならない。したがって制御ゲー
トおよび浮遊ゲートのパターニング工程も含めて、素子
形成には３回のＰＥＰ工程を必要とする。しかもトンネ
ル絶縁膜をドレイン拡散層上に形成しなければならず、
そのための合わせ余裕も必要である。またソース、ドレ
イン拡散層がゲートに自己整合的に形成されないから、
チャネル長のばらつきも大きいものとなる。

これに対して第７図（ａ）　（ｂ）は、ＦＥＴＭＯ８型
のメモリセル構造を示す平面図とそのＡ−Ａ’断面図を
示している。この構造は、素子分離されたｐ型シリコン
基板３１のチャネル領域全面にトンネル電流が流れ得る
薄い第１ゲート絶縁膜３４が形成され、この上に浮遊ゲ
ート３５が形成され、この上に更に第２ゲート絶縁膜３
６を介して制御ゲート−３７が形成されている。制御ゲ
ート３７と浮遊ゲート３５は先のＦＬＯＴＯＸ型メモリ
セルの製造工程で説明したと同様に、二層の多結晶シリ
コン膜を連続的にエツチングして、同じゲート長をもっ
て形成される。そしてこれらの積層ゲートをマスクとし
て不純物をイオン注入して、ゲートに自己整合されたソ
ース、ドレイン拡散層３２゜３３が形成されている。

このＦ　Ｅ　Ｔ　Ｍ　ＯＳ型メモリセルは、ＦＬＯＴＯ
Ｘ型と比較すると、製造工程は簡単であり、ソース、ド
レインがゲートに自己整合されて形成されるため、合わ
せ余裕も要らず、微細化が可能で、またチャネル長のば
らつきも少ない、といった利点を有する。しかしながら
このＦ　Ｅ　ＴＭＯＳ型メモリセルには、書き替え時に
制御ゲートに高い電圧を印加しなければならないという
問題がある。すなわちＦ　Ｅ　ＴＭＯＳ型ではチャネル
領域上全面が薄いトンネル絶縁膜であるために、ＦＬＯ
ＴＯＸ型と比較すると浮遊ゲートと基板間の容量が大き
く、相対的に浮遊ゲートと制御ゲート間の結合容量は小
さくなる。したがって書き替え時、浮遊ゲートに高い電
圧を与えるためには、制御ゲートに対して十分に高い例
えば２０Ｖという高電圧を印加しなければならないので
ある。これは、素子分離領域下の隣接セル間のパンチス
ルー耐性を十分なものとすることが必要であり、また周
辺回路の信頼性にも十分な配慮を必要とすることを意味
する。

（発明が解決しようとする課題） 以上のように従来のＥＥＰＲＯＭのメモリセルは、ＦＬ
ＯＴＯＸ型では製造工程数が多く構造も複雑で微細化が
難しいという欠点があり、またＦ　Ｅ　ＴＭＯＳ型では
微細化ができるが書き替え時に高電圧を必要とする、と
いう欠点があった。

本発明は上記の点に鑑みなされたもので、ＦＬＯＴＯＸ
型とＦＥＴＭＯＳ型の利点を兼ね備えたメモリセル構造
を持つ不揮発性半導体記憶装置とその製造方法を提供す
ることを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係る不揮発性半導体記憶装置のメモリセルは、
ソース、ドレイン拡散層が制御ゲートおよび浮遊ゲート
に自己整合されて形成され、かつ浮遊ゲート下の第１ゲ
ート絶縁膜は、ソース。

ドレイン拡散層に挟まれたチャネル領域上の一部が書替
え領域となるトンネル絶縁膜となっていることを特徴と
する。

本発明の方法は、素子分離された半導体基板上全面にト
ンネル絶縁膜を介して浮遊ゲートとして用いるための第
１層導体膜を堆積し、これを選択エツチングして素子分
離領域上に浮遊ゲート分離用の溝を形成した後、この上
に層間絶縁膜を介して制御ゲートとして用いるための第
２層導体膜を堆積形成する。その後所定パターンのマス
クを用いて第２層導体膜を選択エツチングして制御ゲー
トを形威し、同じマスクを用いて層間絶縁膜およびその
下の第１層導体膜を順次選択エツチングして浮遊ゲート
を分離形成する。そしてこの後、等方性エツチングによ
って浮遊ゲート下のトンネル絶縁膜を横方向に所定深さ
エツチング除去し、これにより浮遊ゲート下に形成され
た隙間に熱酸化によってトンネル絶縁膜より厚い酸化膜
を形成する。その後制御ゲートをマスクとして不純物を
ドーピングしてソース、ドレイン拡散層を形成する。

（作用） 本発明によるメモリセルは、ソース、ドレイン拡散層が
ゲートに自己整合されている点でＦ　Ｅ　ＴＭＯＳ型と
共通する。これにより、チャネル長のばらつきはなく、
また微細化が可能であり、微細化した時にも優れたセル
特性が得られる。しかもチャネル領域上全面がトンネル
絶縁膜ではなく、一部のみトンネル絶縁膜となっている
。したがって浮遊ゲートと基板間の容量に対して制御ゲ
ートと浮遊ゲート間の容量を、Ｆ　Ｅ　ＴＭＯＳ型に比
べて相対的に大きくすることができる。すなわちＦＬＯ
ＴＯＸ型とＦＥ−７ＭＯ３型の利点を併せもっている。

また本発明の方法によれば、従来の ＦＬＯＴＯＸ型メモリセルの製造におけるような選択的
にトンネル絶縁膜を形成するためのＰＥＰ工程を必要と
しない。ゲート形成前に素子領域に予めドレイン拡散層
の一部を形成する工程も必要ない。更にトンネル絶縁膜
領域をドレイン拡散層上に重ねるための合わせ余裕も要
らない。したがって従来のＦＥＴＭＯ８型メモリセルの
製造工程と殆ど変わらない簡単な工程でメモリセルの微
細化が可能であり、またチャネル長のばらつきの少ない
メモリセルが得られる。

（実施例） 以下本発明の詳細な説明する。

第１図は一実施例のＥＥＦＲＯＭの一つのメモリセル部
の構造を示す。（ａ）は平面図であり、（ｂ）　（ｃ）
はそれぞれ（ａ）のＡ−Ａ’およびＢ−Ｂ’断面図であ
る。ｐ型シリコン基板１の素子分離領域には厚い素子分
離絶縁膜２が形成されている。素子分離された基板領域
には第１ゲート絶縁膜３が形成され、この上に第１層多
結晶シリコン膜により浮遊ゲート５が形成されている。

浮遊ゲート５表面には第２ゲート絶縁膜６が形成され、
この上に第２層多結晶シリコン膜により制御ゲート７が
積層形成されている。浮遊ゲート５と制御ゲート７は、
チャネル長方向について同時にバターニングされて同じ
ゲート長をもって形成されている。そして制御ゲート７
および浮遊ゲート５に自己整合されて基板にｎ＋型ソー
ス、ドレイン拡散層８，９が形成されている。チャネル
幅方向については、浮遊ゲート５は素子分離領域上で分
離されて各セルごとに独立であり、制御ゲート７は複数
のセルに連続的に配設されてワード線となる。

浮遊ゲート５と基板１間で電荷の授受を行うための書替
え領域は、チャネル領域上に部分的に形成されている。

すなわちソース、ドレイン拡散層８．９により挟まれた
チャネル領域のチャネル長方向の中央部において、第１
ゲート絶縁膜３の一部を薄いトンネル絶縁膜４として、
ここを書替え領域としている。第１図（ａ）に示される
ようにこのトンネル絶縁膜４の領域は、チャネル幅方向
にはチャネル領域を横切る細長いストライプ状をなして
いる。

第２図（ａ）〜（ｄ）を参照してこのメモリセル構造の
製造工程を説明する。基板１に通常の工程にしたがって
素子分離絶縁膜２を形成した後、熱酸化法によって５０
〜２００大のシリコン酸化膜からなるトンネル絶縁膜４
を全面に形成し、次いで全面に浮遊ゲートを形成するた
めの第１層多結晶シリコン膜５゜を堆積形成する。第１
層多結晶シリコン膜５゜は例えばＬＰＣＶＤ法によって
５００〜４０００大の厚さに形成する。またこの第１層
多結晶シリコン膜５゜には導電性を付与する為、リンま
たは砒素などの不純物をドーピングする。次に反応性イ
オンエツチング法によって第１層多結晶シリコン膜５゜
を選択エツチングして、素子分離領域上に浮遊ゲート分
離用の溝を形成する。そして全面に第２ゲート絶縁膜（
層間絶縁膜）６を形成する。この第２ゲート絶縁膜６は
例えば、シリコン酸化膜−シリコン窒化膜−シリコン酸
化膜の三重層とする。すなわち、第１層多結晶シリコン
膜５゜の熱酸化により８０〜２００Åの第１のシリコン
酸化膜を形成し、この上にＣＶＤ法によって８０〜２０
０大のシリコン窒化膜を堆積する。そしてこの後窒化膜
表面にさらに熱酸化によって８０〜２００人の第２のシ
リコン酸化膜を形成する。その後全面に制御ゲートを形
成するための第１層多結晶シリコンｌ！１７　ｏを５０
０〜４０００Å堆積し、これに第１層多結晶シリコン膜
と同様に不純物をドーピングする（第２図（ａ））。

この後、通常のＰＥＰ工程を経て反応性イオンエツチン
グによって第２層多結晶シリコン膜７゜。

第２ゲート絶縁膜６および第１層多結晶シリコン膜５゜
を順次エツチングして、制御ゲート７および浮遊ゲート
５を分離形成する（第２図（ｂ））。

その後、シリコン酸化膜に対するエツチング速度がシリ
コンに対するそれより大きい等方性エツチング法、例え
ば弗化アンモニウムを用いた溶液エツチング法によって
、浮遊ゲート５の下のトンネル絶縁膜４を横方向にエツ
チングする。横方向のエツチング深さを例えば０．３μ
ｍ以上として、浮遊ゲート５の下に隙間１０が形成され
た状態を得る（第２図（Ｃ））。

そしてこの後熱酸化を行って、浮遊ゲート５の端部直下
に露出した基板１の表面および浮遊ゲート５の下面を酸
化することにより、隙間１０にトンネル絶縁膜４より厚
い酸化膜からなる第１ゲート絶縁膜３が埋め込まれた状
態とする。次いで制御ゲート７をマスクとして不純物を
イオン注入して、ソース、ドレイン拡散層８．９を形成
する（第２図（ｄ））。

この後は図示しないが、通常の工程にしたがって全面を
ＣＶＤ酸化膜で覆い、コンタクト孔を開けてＡｌ膜によ
りビット線などを配設して完成する。

この実施例によるメモリセルの動作を説明する。

浮遊ゲート５への電子注入は、ソース、ドレインおよび
基板を低電位、例えば接地電位に保ち、制御ゲート７に
正の高電圧を印加することにより行う。これにより、チ
ャネル領域に形成されたｎ型反転層からトンネル絶縁膜
４を通して浮遊ゲート５に電子が注入され、メモリセル
はしきい値が正方向に移動する。浮遊ゲート５の電子を
基板側に放出させる場合には、ソース、ドレインおよび
基板を低電位、例えば接地電位に保ち、制御ゲート７に
負の高電圧を印加する。これにより、浮遊ゲート５の電
子はトンネル絶・縁膜４を通して基板に放出され、メモ
リセルはしきい値が負方向に移動した状態となる。これ
らの電子注入および放出の一方をデータ書き込み、他方
をデータ消去に対応させて、電気的書き替えが行なわれ
るー。データ読出しは、制御ゲート７に“０”状態のし
きい値と“１″状態のしきい値の中間の読出し電圧を印
加し、電流の有無を検出することにより行われる。

なおこの実施例のメモリセルの書き替え動作において、
書き込みと消去に正負両極性の電圧を用いているのは、
次のような理由による。従来のＦＬＯＴＯＸ型メモリセ
ル或いはＦＥＴＭＯＳ型メモリセルでは、トンネル絶縁
膜が形成された書き替え領域がドレイン拡散層上に位置
するか、完全に重ならないとしても極めて近接した位置
に形成されている。したがってドレイン拡散層に正の高
電圧を印加し、制御ゲートを接地電位として浮遊ゲート
の電子を基板側に放出させる事ができる。

つまり正電圧のみを用いて選択書き込みおよび選択消去
が可能である。しかしこの実施例のメモリセル構造では
、トンネル絶縁膜が形成された書き替え領域はドレイン
拡散層から離れてチャネル領域中央部に形成されている
。このため、従来と同様の電位関係では浮遊ゲートの電
子を効果的に基板に放出させる事ができない。ドレイン
拡散層と同時に基板にも正の高電圧を印加すれば、浮遊
ゲートの電子放出は可能であるが、これでは制御ゲート
が共通接続されたワード線方向に沿ったメモリセルで選
択性が出せないのである。ただし、浮遊ゲートからの電
子放出を例えば−括消去動作として利用する場合には、
正電圧のみを用いることが可能である。

この実施例によれば、ＦＥＴＭＯＳ型メモリセルと同様
にソース、ドレインがゲートに自己整合されてチャネル
長のばらつきはなくなり、微細構造のメモリセルが得ら
れる。トンネル絶縁膜はチャネル領域上に部分的に形成
されているから、ＦＥＴＭＯ８型と比べて相対的に浮遊
ゲートと制御ゲート間の結合容量が大きくなり、したが
って書替え時に制御ゲートに印加する電圧をＦ　Ｅ　Ｔ
ＭＯＳ型より低くすることができる。またその製造工程
は、ＦＬＯＴＯＸ型メモリセ型心モリセルのような複雑
な工程を必要としない。

本発明のメモリセルを得る方法として、トンネル絶縁膜
の形成工程にＦＬＯＴＯＸ型メモリセ型心モリセル合と
同様の工程を用いることもできる。

第３図（ａ）〜（ｅ）は、その様な実施例の製造工程を
示す断面図である。先の実施例と対応する部分には先の
実施例と同一符号を付しである。素子分離されたｐ型シ
リコン基板１に熱酸化法によって３００〜４００Åの第
１ゲート絶縁膜３を形成し、書き替え領域の第１ゲート
絶縁膜３を弗酸溶液或いは反応性イオンエツチングによ
り選択エツチングする。そして露出した基板面に熱酸化
により５０〜２００Åのトンネル絶縁膜４を形成する（
第３図（ａ））。その後先の実施例と同様に、ＬＰＣＶ
Ｄ法により浮遊ゲートとなる第１層多結晶シリコン膜５
゜を堆積してこれに不純物をドーピングし、この上に層
間絶縁膜６を形成して更に制御ゲートとなる第２層多結
晶シリコン膜７゜を堆積しこれに不純物をドーピングす
る（第３図（ｂ））。層間絶縁膜６は先の実施例と同様
の三層構造とし、そのうち二層まで形成した状態で浮遊
ゲートの素子分離領域上の分離溝を形成する。そしてＰ
ＥＰ工程と反応性イオンエツチングによって、第２層多
結晶シリコン膜７゜から第１層多結晶シリコン膜５゜ま
でを連続的に加工して制御ゲート７および浮遊ゲート５
を分離形成し、不純物のイオン注入によりソース、ドレ
イン拡散層８゜９を形成する（第３図（Ｃ））。

この実施例の方法では、先の実施例の方法に比べると、
書き替え領域がマスク合わせずれによってチャネル領域
中央部からずれるという難点があるが、この点を除けば
先の実施例と同様の効果が得られる。

本発明は上記実施例に限られない。例えば、第２図で説
明した製造工程において、第２図（ｅ）の工程で露出し
た基板面を、第４図に示すように反応性イオンエツチン
グによって一部エッチングして浅い凹部１１を形成して
もよい。また第５図に示すように、基板１として、ｎ型
シリコン基板１、のメモリセルアレイ領域にｐ型ウェル
１□を形成したものを用い、このｐ型ウェル１２内に上
記実施例と同様にしてメモリセルを形成することもでき
る。ｐ型ウェル１２は例えば全メモリセルアレイ領域に
共通でもよいし、或いは適当なメモリアレイ・ブロック
毎に別々に形成してもよい。

また実施例では、一つのメモリセル部のみ説明したが、
セルアレイの方式は、ビット線には一つずつメモリセル
を接続し、ワード線方向には複数のメモリセルの制御ゲ
ートを共通にするＮＯＲ型としてもよいし、複数のメモ
リセルをソース、ドレインを隣接するもの同士で共用す
る形で直列接続してＮＡＮＤ型としてもよい。

その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することが可能である。

［発明の効果］ 以上述べたように本発明によれば、 ＦＥＴＭＯ３型とＦＬＯＴＯＸ型の利点を併せ持つメモ
リセル構造を有し、微細化が容易でしかも高信頼性が得
られる不揮発性半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図（ａ）　（ｂ）　（ｃ）は本発明の一実施例によ
るＥＥＦＲＯＭのメモリセル構造を示す平面図と断面図
、 第２図（ａ）〜（ｄ）はその具体的な製造工程を示す第
１図（ｂ）に対応する断面図、 第３図（ａ）〜（Ｃ）は他の製造工程を示す第１図（ｃ
）に対応する断面図、 第４図は他の実施例のメモリセルの第２図（Ｃ）に対応
する工程断面図、 第５図は更に他の実施例のメモリセル構造を示す断面図
、 第６図（ａ）　（ｂ）は従来のＦＬＯＴＯＸ型メモリセ
型金モリセル図と断面図、 第７図（ａ）　（ｂ）は従来のＦ　Ｅ　ＴＭＯＳ型メモ
リセルを示す平面図と断面図である。 １・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３・・・第１ゲート絶縁膜、４：・・トンネル絶縁膜、
５・・・浮遊ゲート、５゜・・・第１層多結晶シリコン
膜、６・・・第２ゲート絶縁膜（層間絶縁膜）　７・・
・制Ｗゲート、 ０ ・・・第２層多結晶シリ コン膜、 ８゜ ９・・・　ｎ　＋ 型拡散層、 ０・・・隙間。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板に互いに離隔して形成されたソース、
   ドレイン拡散層、これらソース、ドレイン拡散層に挟ま
   れたチャネル領域上に第１ゲート絶縁膜を介して形成さ
   れた浮遊ゲート、およびこの浮遊ゲート上に第２ゲート
   絶縁膜を介して形成された制御ゲートを有するメモリセ
   ルが集積形成された不揮発性半導体記憶装置において、
   前記ソース、ドレイン拡散層は前記制御ゲートに自己整
   合されて形成され、かつ前記第１ゲート絶縁膜のうち前
   記ソース、ドレイン拡散層に挟まれたチャネル領域上の
   一部に書替え領域となるトンネル絶縁膜が形成されてい
   ることを特徴とする不揮発性半導体記憶装置。
2. （２）前記書替え領域のトンネル絶縁膜はチャネル領域
   中央部にチャネル幅方向に細長いストライプ状をなして
   形成されている請求項１記載の不揮発性半導体記憶装置
   。
3. （３）素子分離された半導体基板の素子領域全体に薄い
   トンネル絶縁膜を形成した後、基板全面に第１層導体膜
   を堆積形成する工程と、 前記第１層導体膜を選択エッチングして素子分離領域上
   に浮遊ゲート分離用溝を形成する工程と、前記第１層導
   体膜表面に層間絶縁膜を形成した後、全面に第２層導体
   膜を堆積形成する工程と、前記第２層導体膜上にマスク
   を形成し、これを用いて第２層導体膜を選択エッチング
   して制御ゲートを形成し、引続き同じマスクを用いて前
   記層間絶縁膜およびその下の第１層導体膜を順次選択エ
   ッチングして浮遊ゲートを分離形成する工程と、得られ
   た制御ゲートおよび浮遊ゲートをマスクとして等方性エ
   ッチングにより浮遊ゲート下のトンネル絶縁膜を横方向
   に所定深さエッチング除去する工程と、 熱酸化を行って前記トンネル絶縁膜が除去された浮遊ゲ
   ート端部直下の隙間にトンネル絶縁膜より厚い酸化膜を
   埋込み形成する工程と、 前記制御ゲートをマスクとして基板に不純物をドーピン
   グしてソース、ドレイン拡散層を形成する工程と、 を備えたことを特徴とする不揮発性半導体記憶装置の製
   造方法。
4. （４）前記第１層導体膜と第２層導体膜間の層間絶縁膜
   は、第１のシリコン酸化膜、シリコン窒化膜および第２
   のシリコン酸化膜の三重層からなり、前記浮遊ゲート分
   離用溝の形成後に形成する請求項３記載の不揮発性半導
   体記憶装置の製造方法。