JPH0334855B2 - - Google Patents
Info
- Publication number
- JPH0334855B2 JPH0334855B2 JP59240201A JP24020184A JPH0334855B2 JP H0334855 B2 JPH0334855 B2 JP H0334855B2 JP 59240201 A JP59240201 A JP 59240201A JP 24020184 A JP24020184 A JP 24020184A JP H0334855 B2 JPH0334855 B2 JP H0334855B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- forming
- insulating film
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特
に多層配線を断線なく形成する方法に関する。
に多層配線を断線なく形成する方法に関する。
従来の二層配線構造の半導体装置の一例を第３
図に示す。３１は拡散層等の回路要素が形成され
たｐ型シリコン基板である。この基板３１上に酸
化シリコン膜３２を介して第１の配線３３が形成
されている。第１の配線３３が形成された基板表
面は再び、酸化シリコン膜３４により覆われる。
この酸化シリコン膜３４に接続孔３５を設けて、
この接続孔３５を介して第１の配線３３にコンタ
クトする第２の配線３６が形成されている。
図に示す。３１は拡散層等の回路要素が形成され
たｐ型シリコン基板である。この基板３１上に酸
化シリコン膜３２を介して第１の配線３３が形成
されている。第１の配線３３が形成された基板表
面は再び、酸化シリコン膜３４により覆われる。
この酸化シリコン膜３４に接続孔３５を設けて、
この接続孔３５を介して第１の配線３３にコンタ
クトする第２の配線３６が形成されている。
従来の一般的なプロセスでは、層間絶縁膜であ
る酸化シリコン膜３４に接続孔３５を開ける選択
エツチングの工程で、マスク合せずれがあると接
続孔３５の位置が図示のように第１の配線３３上
からはずれる。そうすると、図に示したようにオ
ーバーエツチングによる細溝３７が第１の配線３
３の接続孔３５端部に形成され、この部分で第２
の配線３６は断線を生じ易いという問題がある。
る酸化シリコン膜３４に接続孔３５を開ける選択
エツチングの工程で、マスク合せずれがあると接
続孔３５の位置が図示のように第１の配線３３上
からはずれる。そうすると、図に示したようにオ
ーバーエツチングによる細溝３７が第１の配線３
３の接続孔３５端部に形成され、この部分で第２
の配線３６は断線を生じ易いという問題がある。
このような配線の断線を防ぐために従来一般に
行われているのは、接続孔に対応したマスクパタ
ーンを形成する際のパターンの合せずれを考慮し
て、第１の配線を少なくとも接続孔の位置で接続
孔の寸法より大きくすることである。しかしこの
ようにすると、第１の配線を加工技術の限界によ
り決まる最小寸法の間隔をもつて配設することが
できない。このことは、集積回路の集積度を向上
させる上で障害となる。
行われているのは、接続孔に対応したマスクパタ
ーンを形成する際のパターンの合せずれを考慮し
て、第１の配線を少なくとも接続孔の位置で接続
孔の寸法より大きくすることである。しかしこの
ようにすると、第１の配線を加工技術の限界によ
り決まる最小寸法の間隔をもつて配設することが
できない。このことは、集積回路の集積度を向上
させる上で障害となる。
本発明の目的は、素子の集積度を低下させるこ
となく、接続孔での配線の断線を確実に防止する
ことができ、素子信頼性の向上をはかり得る半導
体装置の製造方法を提供することにある。
となく、接続孔での配線の断線を確実に防止する
ことができ、素子信頼性の向上をはかり得る半導
体装置の製造方法を提供することにある。
本発明の方法は、半導体基板上の絶縁膜に配線
パターンに対応した溝若しくは孔をを形成し、こ
の溝若しくは孔に、選択気相成長法によりその深
さより厚く且つ少なくとも前記溝若しくは孔の周
縁部を覆う広さの導電性物質膜を埋め込むことに
より第１の配線を形成する。この選択気相成長
は、溝若しくは孔の底部表面が活性化されている
場合に可能である。そして第１の配線が形成され
た基板に更に絶縁膜を形成し、この絶縁膜に接続
孔を形成して、この接続孔を介して第１の配線に
コンタクトする第２の配線を形成する。
パターンに対応した溝若しくは孔をを形成し、こ
の溝若しくは孔に、選択気相成長法によりその深
さより厚く且つ少なくとも前記溝若しくは孔の周
縁部を覆う広さの導電性物質膜を埋め込むことに
より第１の配線を形成する。この選択気相成長
は、溝若しくは孔の底部表面が活性化されている
場合に可能である。そして第１の配線が形成され
た基板に更に絶縁膜を形成し、この絶縁膜に接続
孔を形成して、この接続孔を介して第１の配線に
コンタクトする第２の配線を形成する。
本発明によれば、第２の配線を第１の配線に接
続するための接続孔のエツチングに際し、マスク
パターンのずれがあつても、接続孔端部に微細な
溝ができない。何故なら、選択気相成長法により
堆積される、第１の配線としての導電性物質膜を
溝の深さより厚くすることにより、この導電性物
質膜の上部が溝の幅より広い範囲までカバーする
状態となるからである。従つて本発明によれば、
第２の配線の断線を確実に防止でき、半導体装置
の信頼性の向上をはかり得る。また接続孔位置で
の配線幅を大きくする必要がないので、配線を加
工限界で決まる間隔まで詰めて配列することがで
きる。従つて本発明は、高集積化半導体装置の多
層配線形成にとつて極めて有効となる。
続するための接続孔のエツチングに際し、マスク
パターンのずれがあつても、接続孔端部に微細な
溝ができない。何故なら、選択気相成長法により
堆積される、第１の配線としての導電性物質膜を
溝の深さより厚くすることにより、この導電性物
質膜の上部が溝の幅より広い範囲までカバーする
状態となるからである。従つて本発明によれば、
第２の配線の断線を確実に防止でき、半導体装置
の信頼性の向上をはかり得る。また接続孔位置で
の配線幅を大きくする必要がないので、配線を加
工限界で決まる間隔まで詰めて配列することがで
きる。従つて本発明は、高集積化半導体装置の多
層配線形成にとつて極めて有効となる。
第１図ａからｆは本発明の一実施例を示す工程
断面図である。まず、ａに示す如く素子が形成さ
れたシリコン基板１１上に第１の絶縁膜として
SiO2膜１２を形成し、さらに第２の絶縁膜とし
て膜厚0.8μｍのSiO2膜１３を形成する。この後、
SiO2膜１３上に、周知のPEP工程により第１の
配線の形成予定領域に窓を有するレジストマスク
１４を形成する。
断面図である。まず、ａに示す如く素子が形成さ
れたシリコン基板１１上に第１の絶縁膜として
SiO2膜１２を形成し、さらに第２の絶縁膜とし
て膜厚0.8μｍのSiO2膜１３を形成する。この後、
SiO2膜１３上に、周知のPEP工程により第１の
配線の形成予定領域に窓を有するレジストマスク
１４を形成する。
次に、ｂに示したように例えばCF4とH2との混
合ガスを用いた反応性イオンエツチング（RIE）
法により、第２の絶縁膜であるSiO2膜１３をエ
ツチングして第１の配線形成予定領域に沿つて溝
若しくは孔１５（１５1，１５2）を形成する。
合ガスを用いた反応性イオンエツチング（RIE）
法により、第２の絶縁膜であるSiO2膜１３をエ
ツチングして第１の配線形成予定領域に沿つて溝
若しくは孔１５（１５1，１５2）を形成する。
次に、レジストマスク１４を除去した後、溝若
しくは孔１５内に、WF6（六弗化タングステン）
ガスとH2を用いた気相成長法によりＷ（タングス
テン）膜を約1μｍの厚さ埋め込んで第１の配線
１６（１６1，１６2）を形成する。これによりｃ
に示したように、第１の配線１６の上部は溝若し
くは孔１５の幅より広がつてSiO2膜１３をカバ
ーする状態となる。この時のＷ膜の被着条件とし
ては基板温度250℃〜500℃、反応炉内の圧力１×
10-3〜760Torr，WF6ガスの分圧１×10-4〜５×
10-2Torrの範囲が望ましい。また選択成長が起
こるのは、RIEによりエツチングしたことによ
り、SiO2膜の溝若しくは孔１５の底部表面が活
性化されることに起因していると推定される。
しくは孔１５内に、WF6（六弗化タングステン）
ガスとH2を用いた気相成長法によりＷ（タングス
テン）膜を約1μｍの厚さ埋め込んで第１の配線
１６（１６1，１６2）を形成する。これによりｃ
に示したように、第１の配線１６の上部は溝若し
くは孔１５の幅より広がつてSiO2膜１３をカバ
ーする状態となる。この時のＷ膜の被着条件とし
ては基板温度250℃〜500℃、反応炉内の圧力１×
10-3〜760Torr，WF6ガスの分圧１×10-4〜５×
10-2Torrの範囲が望ましい。また選択成長が起
こるのは、RIEによりエツチングしたことによ
り、SiO2膜の溝若しくは孔１５の底部表面が活
性化されることに起因していると推定される。
なお、第１の配線１６を基板１１にコンタクト
させる場合にはその部分の断面は例えば第２図の
ようになつている。すなわちSiO2膜１２にSiO2
膜１３を重ねる前に、SiO2膜１２に接続孔２２
を形成し、この接続孔２２に、選択気相成長法に
より予めＷ膜２３を埋め込んでおく。これによ
り、第１の配線１６1は、Ｗ膜２３を介して基板
１１表面の拡散層２１に接続される。
させる場合にはその部分の断面は例えば第２図の
ようになつている。すなわちSiO2膜１２にSiO2
膜１３を重ねる前に、SiO2膜１２に接続孔２２
を形成し、この接続孔２２に、選択気相成長法に
より予めＷ膜２３を埋め込んでおく。これによ
り、第１の配線１６1は、Ｗ膜２３を介して基板
１１表面の拡散層２１に接続される。
次にｄに示すように第３の絶縁膜として、例え
ばSiH4とN2Oガスとを用いたプラズマ気相成長
法によるSiO2膜１７を約0.8μｍの厚さ形成した
後、このSiO2膜１７上に、PEPにより接続孔形
成用の窓を有するレジストマスク１８を形成す
る。レジストマスク１８の窓の幅は、第１の配線
１６の下部の幅、すなわち溝若しくは孔１５の幅
と同一寸法である。図では、パターンの合わせず
れのため、レジストマスク１８の窓が僅かにずれ
て形成された場合を示している。
ばSiH4とN2Oガスとを用いたプラズマ気相成長
法によるSiO2膜１７を約0.8μｍの厚さ形成した
後、このSiO2膜１７上に、PEPにより接続孔形
成用の窓を有するレジストマスク１８を形成す
る。レジストマスク１８の窓の幅は、第１の配線
１６の下部の幅、すなわち溝若しくは孔１５の幅
と同一寸法である。図では、パターンの合わせず
れのため、レジストマスク１８の窓が僅かにずれ
て形成された場合を示している。
次にｅに示したように例えばCF4とH2との混合
ガスを用いたRIE法によりSiO2膜１７を選択エツ
チングして、第１の配線１６に対する接続孔１９
を形成する。エツチング条件として例えば、CF4
流量を24c.c.／min、H2流量を10c.c.／min、圧力を
1.33pa、高周波電力を150Wとする。この場合、
SiO2膜１７のエツチング速度が〜400Å／minに
対して、Ｗ膜からなる第１の配線１６のエツチン
グ速度は〜10Å／minと遅い。従つてこの様な条
件でエツチングすれば、第１の配線１６の表面が
露出した後は、ほとんどエツチングは進まず、ｅ
に示したように、接続孔１９が形成される。
ガスを用いたRIE法によりSiO2膜１７を選択エツ
チングして、第１の配線１６に対する接続孔１９
を形成する。エツチング条件として例えば、CF4
流量を24c.c.／min、H2流量を10c.c.／min、圧力を
1.33pa、高周波電力を150Wとする。この場合、
SiO2膜１７のエツチング速度が〜400Å／minに
対して、Ｗ膜からなる第１の配線１６のエツチン
グ速度は〜10Å／minと遅い。従つてこの様な条
件でエツチングすれば、第１の配線１６の表面が
露出した後は、ほとんどエツチングは進まず、ｅ
に示したように、接続孔１９が形成される。
次いで、前記レジストマスク１８を除去した
後、ｆに示すように、接続孔１９を介して第１の
配線１６にコンタクトする第２の配線２０を形成
する。この第２の配線２０は例えば、マグネトロ
ンスパツタ法により厚さ約1μｍのアルミニウム
（Al）膜を被着した後、これを例えばCCl4とCl2
との混合ガスを用いたRIE法により、パターニン
グすることにより形成される。
後、ｆに示すように、接続孔１９を介して第１の
配線１６にコンタクトする第２の配線２０を形成
する。この第２の配線２０は例えば、マグネトロ
ンスパツタ法により厚さ約1μｍのアルミニウム
（Al）膜を被着した後、これを例えばCCl4とCl2
との混合ガスを用いたRIE法により、パターニン
グすることにより形成される。
こうして形成された第２の配線２０は、ｆから
も判るように、第１の配線１６との接続のために
設けられた接続孔１９での被覆性は非常によい。
接続孔１９が合わせずれをもつて形成されている
にも拘らず、第１の配線１６がその上部で幅広く
なつているために、従来のようなオーバーエツチ
ングによる細溝が形成されないからである。従つ
て第２の配線２０の断線は確実に防止され、多層
配線構造の半導体装置の信頼性が向上する。
も判るように、第１の配線１６との接続のために
設けられた接続孔１９での被覆性は非常によい。
接続孔１９が合わせずれをもつて形成されている
にも拘らず、第１の配線１６がその上部で幅広く
なつているために、従来のようなオーバーエツチ
ングによる細溝が形成されないからである。従つ
て第２の配線２０の断線は確実に防止され、多層
配線構造の半導体装置の信頼性が向上する。
上記実施例では、第１の配線の形成に際し
WF6ガスによるＷ膜の気相成長を用いた場合に
ついて説明したが、WCl6ガスを用いてもよい。
またモリブデン（Mo）、ニオブ（Nb）、タンタル
（Ta）、チタン（Ti）など他の高融点金属の弗化
物や塩化物による気相成長膜を利用することもで
きる。またこれらの金属化合物ガスとSiH4，
SiH2l2等の混合ガスによる高融点金属硅化物の気
相成長膜を用いても同様の結果が得られる。
WF6ガスによるＷ膜の気相成長を用いた場合に
ついて説明したが、WCl6ガスを用いてもよい。
またモリブデン（Mo）、ニオブ（Nb）、タンタル
（Ta）、チタン（Ti）など他の高融点金属の弗化
物や塩化物による気相成長膜を利用することもで
きる。またこれらの金属化合物ガスとSiH4，
SiH2l2等の混合ガスによる高融点金属硅化物の気
相成長膜を用いても同様の結果が得られる。
また上記実施例では、第１図ｂの溝若しくは孔
１５形成の工程でRIEを用いることにより、溝若
しくは孔１５の底部表面を同時に活性化した。次
の選択気相成長工程での必要のために溝若しくは
孔１５の底部表面を活性化することは、他のエツ
チング法、例えばスパツタエツチング、化学的ド
ライエツチング（CDE）、酸や塩基を用いた湿式
エツチングを用いた場合にも可能である。この溝
若しくは孔の底部表面の活性化処理は、エツチン
グ工程とは別に、電子線照射、レーザ照射などに
より行なうこともできる。
１５形成の工程でRIEを用いることにより、溝若
しくは孔１５の底部表面を同時に活性化した。次
の選択気相成長工程での必要のために溝若しくは
孔１５の底部表面を活性化することは、他のエツ
チング法、例えばスパツタエツチング、化学的ド
ライエツチング（CDE）、酸や塩基を用いた湿式
エツチングを用いた場合にも可能である。この溝
若しくは孔の底部表面の活性化処理は、エツチン
グ工程とは別に、電子線照射、レーザ照射などに
より行なうこともできる。
また上記実施例では、第２の配線２０としてア
ルミニウム膜を用いたが、モリブデン、タングス
テン、プラチナ（Pt）あるいはそれらの硅化物
でもよく、さらにはこれらの積層膜を用いた場合
にも本発明は有効である。
ルミニウム膜を用いたが、モリブデン、タングス
テン、プラチナ（Pt）あるいはそれらの硅化物
でもよく、さらにはこれらの積層膜を用いた場合
にも本発明は有効である。
さらに上記実施例では２層配線について述べた
が、本発明は３層以上の多層配線に適用しても同
様な効果が得られる。
が、本発明は３層以上の多層配線に適用しても同
様な効果が得られる。
第１図ａ〜ｆは本発明の一実施例を示す工程断
面図、第２図は第１の配線を基板にコンタクトさ
せる部分での第１図ｃに対応する断面図、第３図
は従来の製造方法により製造された半導体装置の
断面図である。 １１……シリコン基板、１２……SiO2膜（第
１の絶縁膜）、１３……SiO2膜（第２の絶縁膜）、
１４，１８……レジストマスク、１５（１５1，
１５2）……溝若しくは孔、１６（１６1，１６2）
……第１の配線、１７……SiO2膜（第３の絶縁
膜）、１９……接続孔、２０……第２の配線。
面図、第２図は第１の配線を基板にコンタクトさ
せる部分での第１図ｃに対応する断面図、第３図
は従来の製造方法により製造された半導体装置の
断面図である。 １１……シリコン基板、１２……SiO2膜（第
１の絶縁膜）、１３……SiO2膜（第２の絶縁膜）、
１４，１８……レジストマスク、１５（１５1，
１５2）……溝若しくは孔、１６（１６1，１６2）
……第１の配線、１７……SiO2膜（第３の絶縁
膜）、１９……接続孔、２０……第２の配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜が形成された基板上に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜を
選択的にエツチングして第１の配線の形成予定領
域に溝若しくは孔を形成する工程と、選択気相成
長法により前記溝若しくは孔にその深さより厚く
且つ少なくとも前記溝若しくは孔の周縁部を覆う
広さの導電性物質膜を堆積することにより第１の
配線を形成する工程と、前記第１の配線が形成さ
れた基板上に第３の絶縁膜を形成する工程と、前
記第３の絶縁膜を選択エツチングして前記第１の
配線に対する接続孔を形成する工程と、前記接続
孔を介して前記第１の配線にコンタクトする第２
の配線を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 ２ 前記第１の配線を形成する工程は、高融点金
属の弗化物または塩化物ガスを用いた気相成長法
により、前記導電性物質膜として高融点金属膜を
堆積するものである特許請求の範囲第１項記載の
半導体装置の製造方法。 ３ 前記第１の配線を形成する工程は、高融点金
属の弗化物または塩化物ガスとシリコンを含むガ
スを用いた気相成長法により、前記導電性物質膜
として高融点金属の硅化物膜を堆積するものであ
る特許請求の範囲第１項記載の半導体装置の製造
方法。 ４ 前記第１の配線を形成する工程に先だち、前
記溝の底部表面を活性化する処理を行なう特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24020184A JPS61119059A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24020184A JPS61119059A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61119059A JPS61119059A (ja) | 1986-06-06 |
| JPH0334855B2 true JPH0334855B2 (ja) | 1991-05-24 |
Family
ID=17055959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24020184A Granted JPS61119059A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61119059A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998535A (ja) * | 1982-11-29 | 1984-06-06 | Hitachi Ltd | 半導体集積回路の製造方法 |
-
1984
- 1984-11-14 JP JP24020184A patent/JPS61119059A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61119059A (ja) | 1986-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4670967A (en) | Forming multilayer interconnections for a semiconductor device by vapor phase growth process | |
| EP0143652B1 (en) | Process for forming multi-layer interconnections | |
| JP4417439B2 (ja) | エッチング・ストップ層を利用する半導体装置構造とその方法 | |
| KR20010023696A (ko) | Ｃｖｄ 장벽층을 갖는 보더리스 비아들 | |
| US5543360A (en) | Method of making a semiconductor device with sidewall etch stopper and wide through-hole having multilayered wiring structure | |
| JPS6110256A (ja) | 集積回路の接点孔への相互接続線の自動位置決め方法 | |
| KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
| KR100342639B1 (ko) | 반도체 구조물의 제조 방법 | |
| KR19980070785A (ko) | 반도체 장치 및 그 제조 방법 | |
| US6057230A (en) | Dry etching procedure and recipe for patterning of thin film copper layers | |
| JPH09511875A (ja) | 絶縁層上にメタライゼーション層を設け同一マスクを使用して貫通孔を開ける方法 | |
| JPH0334855B2 (ja) | ||
| JPH10209276A (ja) | 配線形成方法 | |
| JPH05299397A (ja) | 金属プラグの形成方法 | |
| JP3376965B2 (ja) | 半導体装置及びその製造方法 | |
| JP3353524B2 (ja) | 接続孔を形成する工程を有する半導体装置の製造方法 | |
| JP3323264B2 (ja) | 半導体装置の製造方法 | |
| KR0154190B1 (ko) | 반도체 소자의 텅스텐-플러그 형성방법 | |
| JPH0570938B2 (ja) | ||
| JPS61289648A (ja) | 半導体装置の製造方法 | |
| JPH09246378A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04127425A (ja) | 半導体集積回路の製造方法 | |
| JPS6255701B2 (ja) | ||
| JPH09270463A (ja) | コンタクト孔の形成方法 | |
| JPH07193130A (ja) | 半導体装置の製造方法 |