JPS6110256A - 集積回路の接点孔への相互接続線の自動位置決め方法 - Google Patents

集積回路の接点孔への相互接続線の自動位置決め方法

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JPS6110256A
JPS6110256A JP60127285A JP12728585A JPS6110256A JP S6110256 A JPS6110256 A JP S6110256A JP 60127285 A JP60127285 A JP 60127285A JP 12728585 A JP12728585 A JP 12728585A JP S6110256 A JPS6110256 A JP S6110256A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発ＥＡは、集積回路の接点孔への相互接続線の自動位
置決め方法に関するものである。この自動位置決め方法
はより詳細にはＭＯＳ（金属酸化膜半導体）集積回路の
製造方法に使用されることができる。
第１図および第２図は従来の集積回路の接点孔への相互
接続線の自動位置決め方法の工程を断面図で示す。集積
回路２はドーグド半導体能動区域４からなり、この能動
区域４は例えば、集積回路の図示してない他の能動区域
に電気的に接続されるＭＯＳトランジスタのソースまた
はドレインに対応する。この能動区域４は酸化膜６で被
覆され、この酸化膜乙には前記膜上に置かれた適宜なマ
スクに対して前８Ｃ酸化膜６を光学的にエツチングする
ことにより前記能動区域４の電気接点孔７が作られる。
集積回路の能動区域４および他の能動区域の相互接続は
完成した集積回路を一般にはアルミニウムの導電性膜８
で被覆することにより行なわれ、これに前記膜のエツチ
ングが続く。膜８に一定の厚さを有するので、電気接点
孔７の上方に凹所を形成する。
導電性膜８内に相互接続線８ａ（第２図）を作るために
１導電性膜上に樹脂層１０が蒸着され、この樹脂ｒｆｊ
１０ＩＩ′１次いで電気接点孔７の上方に位置決めされ
た凹所にのみ残るようにエツチングされる。樹脂層１２
には次いで相互接続線の像を表わすマスクが形成される
。導電性膜８は次いで、例えば化学的エツチングにより
等方性で、またはＣＣｌ４のごとき化合物を含有するプ
ラズマにより異方性で、マスクを介してエツチングされ
る。次いで、樹脂層１０および１２が除去される０これ
Ｋより第２図に断面図で示した相互接続線となる。
本出願人によって出願された１９８２年４月１４日付け
のフランス特許出願第８２０６４０９号に記載されたこ
の方法は、電気接点孔上に相互接続線を、これらが接点
孔を越えて突出することなく、形成することを可能にす
る。したがって、この方法はその幅が他の公知の方法と
比べて集積密度の増大を可能とする電気接点孔の直径を
越えない相互接続線の製作を可能とする。しかしながら
、この方法において、第１樹脂層１０の残部は限定され
た厚さを有１．かつ相互接続線の形成中かろうじてエツ
チングに耐える。
さらに、能動区域と相互接続線は直接接触でありかつ金
属膜がこのような材料から作られるとき例えばアルミニ
ウムの金属原子は、その後の熱処理作業中、能動区域に
拡散し、このことは集積回路の十分な動作に有害である
かも知れない漏洩電流に至る。
本発明は、とくに従来の種々の欠点の除去を可能にする
集積回路の接点孔への相互接続線の自動位置決め方法に
関する。
評言すれば、本発明は形成された電気接点孔を備え、以
下の連続作業、すなわち、 （１）完成した集積回路上に第１導電膜を蒸着し、（ｂ
）接点孔を充填するのに使用される充填材を第１導電膜
に蒸着し、充填材の表面はほぼ平らになっており、 （ｃ）接点孔の外側に配置された第１導電膜の部分を露
出すべく、充填材の異方性エツチングを行ない、かつ一
方で接点孔を充填する充填材のみを保持し、 （ｄｌ相互接続線を形成する第２導電膜を得られた構造
上に蒸着し、 （ａ）相互接続線の寸法を画成するのに使用される樹脂
マスクを第２導電層に形成し、 （ｆ）相互接続線を形成するために、マスクから自由で
ある第１および第２導電膜部分を除去し、（ｇ）マスク
を除去する 作業が行なわれる集積回路の電気接点孔への相互接続線
の自動位置決め方法に関する。
第１導電膜の作用は接続されるべき能動区域に相互接続
線の原子の拡散バリヤ（すなわち拡散に抗する）を有効
に備えることであり、かぐして能動区域かつ結果として
下にある半導体ジャンクションを保護する。
さらに、電気接点孔を完全に充填する材料の使用は、相
互接続線を画成するための樹脂マスクが接点孔に関連し
て誤配列されるとしても、前記接点孔内の電気的接触の
保証を可能にする。
本発明による方法の好適な実施例によれば、第１導電膜
は、好ましくはチタニウムおよびタングステンの、また
はタングステンのみの合金からなる金属膜である。その
比較的低−抵抗の結果として、かかる材料の使用は相互
接続線と電気接点孔との間の比較的低い接触抵抗を得る
ことを可能にする。
本発明による方法の好適な実施例によれば、第１導電膜
はマグネトロンスパッタリング法によって蒸着され、そ
して充填材は等方性蒸着法（ｔ、ｐｃＶＤ）によって蒸
着される。
好都合には、充填材は多結晶シリコンからなる。
本発明の他の好適な実施例によれば、充填材は接点孔の
完全な充填を可能にする電気接点孔の幅の半分を越える
厚さを有する。
本発明による方法の他の好適な実施例によれば、的述し
た工程（ｃ）は樹脂層を充填材上に蒸着することにより
そして樹脂層および充填材について同一エツチング速度
で前記樹脂層および充填材を同時にエツチングすること
により行なわれる。これは接点孔の表面と同一平面の充
填材を可能にする。
本発明による方法の好適な実施例によれば、前述した工
程（ｆ）は乾燥異方性エツチングによって行なわれる。
以下に、本発明を添付図面に基づきそれのみに限定され
ない実施例について詳細に説明する。
第３図はドープド半導体能動区域１４を有する集積回路
の一部を示し、この能動区域１４は単結晶シリコン基板
１６内に形成されそして例えば集積回路の図示してない
他の能動区域に電気的に接続サレるＭＯＳ）ランジスタ
のソースまたはドレインに対応する。通常、前記能動区
域１４は一般に酸化シリコンからなりかつ５〜１０チの
リンを含有することができる絶縁膜１８によって被覆さ
れる。例えば、酸化膜は０．８μｍの厚さを有する。
次いで、酸化膜は、該酸化膜上にフォトリングラフィに
よって作られた樹脂マスクを使用することＫより、能動
区域１４の電気接点孔１７を形成するように１例えば、
ＣＨＦ３との反応イオンエツチングのごとき異方性エツ
チングによりエツチングされる。この型のエツチングは
集積回路の表面に対してほぼ垂直の縁を有する接点孔を
得ることを可能にする。
電気接点孔１７の形成に続いて、第１導電膜２０が、第
４図に示されるごとく、完成した集積回路上に蒸着され
る。厚さ１０００〜１５００Ｋ（０，１〜０．１５μｍ
）ｆ、有するこの第１導電膜２０はマグネトロンスパッ
タリングまたは真空蒸発によって蒸着されることができ
る。
この第１導電膜は集積回路の能動区域１４との極めて良
好な電気的接触の確保を可能にする。さらに、前記第１
導電膜２０Ｖｉ拡散バリヤ、すなわち能動区域１４に形
成されるような相互接続線を構成する材料の原子の拡散
を阻止するバリヤとして作用する。
好都合にＨ，導電膜２０は金属から作られ、そしてとく
にチタニウムおよびタングステンの、またはタングステ
ンのみの合金から作られ、この合金は、この材料の低抵
抗性に留意するとき、形成されるべき相互接続線と電気
接点孔１７との間の比較的低い接触抵抗を得ることを可
能圧する。
明らかなごとく、第１導電膜はタングステンまたはタン
グステン−チタニウム合金以外の金属から作られること
ができ、その主たる特徴は形成されるべき相互接続線と
電気接点孔の下に位置決めされる半導体ジャンクション
との間の有効な拡散バリヤ金確保することである。
第５図に示されるような方法の次の工程は、第１導電膜
２０上への例えば多結晶シリコンから形成される充填材
２２の蒸着からなり、この充填材２２は電気接点孔１７
ｔ−完全に充填しかつ前記接点孔の集積回路のトポグラ
フィを平らにし、水平にしまたは平面にするのに役立つ
。したがって、充填材２２はｔｌぼ平らな面２５を有す
る。この充填材２２は好ましくは例えば１μｍに１つの
接点孔に関して、電気接点孔１７の幅の半分を越える厚
さく第５図）を有し、前記充填材２２は７０００〜１０
０００　Ａ　（０，７〜１　ｐ　ｍ　）の間の厚さを有
することができる。
充填材２２による電気接点孔１７の充填ならびに前記充
填材の平らな面２３の獲得は、多結晶シリコン充填材２
２の場合において、大気圧（ＣＶＤ）でのまたは低圧（
ＬＰＧＶＤ）での蒸気相化学蒸着法によって行なわれる
ことができる等方性蒸着法によって引き起されることが
できる。
留意されるべきことは、充填材２２が必ずしも導電性で
ないということである。充填材は絶縁していることもで
き、その主たる特徴は等方性で蒸着されかつ電気接点孔
の良好な充填を保証することである。第６図に示される
ごとく、この方法の次の工程は充填材２２を異方性でエ
ツチングすることからなる。このエツチングは電気接点
孔１７の外側に置かれた第１導電膜の部分２０＆を露出
するように行なわれ、一方接点孔を充填する充填材料の
部分２２ａのみを維持する。したがって、このエツチン
グは、充填材２２のみをエツチングしかつ第１導電膜の
領域２０ａの露出時停止するように１選択特性を持たね
ばならない。
かかるエツチングはいわゆる「全体部分」エツチングに
よって、すなわちマスクなしで、例えば多結晶シリコン
材料２２の場合において、エツチング剤として六フッ化
イオウを含有している反応イオンエツチングを使用する
ことにエリ実施されることかできる。
本発明によれば、また、第１導電膜の部分２０ａの上方
に置かれた充填材２２の部分を完全に除去するように１
充填材２２のエツチングを実施するための「平面化」を
使用することができる。この手順は第７図および第８図
に示しである。
この手順は、まず、通常の散布法を使用する樹脂層２４
（第７図）での充填材２２の被覆からなる。フォトリン
グラフィにおいて現在使用される樹脂から形成されるこ
とができるこの樹脂層２４は、例えば１．５〜２μｍの
厚さを有する。蒸着に続いて、異方性エツチングが、樹
脂および充填材について同一エツチング速度で、樹脂層
２４および充填材２２上で同時に行なわれる。多結晶シ
リコンからなる充填材２２のとき、樹脂およびシリコン
の同時エツチングは、例えばエツチング剤として六フッ
化イオウお工び酸素（ＳＦ６＋０２）ノ混合物を使用す
る反応イオンエツチング法に↓り実施されることができ
る。前述のごとく、このエツチングは第１導電膜２０の
領域２０ａが露出されるとすぐにエツチングを停止しか
つ一方充填材２２で完全に充填された電気接点孔１７（
第８図）を残すことを可能にする選択特性を有する。
この「平面化」手順は接点孔を充填しかつ平らな面を有
する（第８図）充填材２２の領域２２♂を得ることを可
能にする。
第９図に示されるごとく、本方法の次の工程は得られた
構造（第６図または第８図）への相互接続線がそこに形
成される第２導電膜２６の蒸着からなる。例ｔはアルミ
ニウムからなるこの導電膜２６Ｖｉ５０００〜１０００
０尺（０，５〜１μｍ）の間の範囲の厚さを有する。第
２導電＠２６はマグネトロンスパッタリングを使用する
蒸着法によりまたは真空蒸発により得ることができる。
次いで、第２導電膜２６上ＶＣは、製造されるべき相互
接続線の寸法を画成するための樹脂マスク２８が形成さ
れる。通常のマイクロフォトリングラフィ法によって形
成されることができるこの樹脂マスク２８Ｖｉ製造され
るべき相互接続線の像を示す。
樹脂マスク２８の製造後、該マスクのない第２導電膜の
部分は、第１０図に示すごとく、相互接続線２６ａを形
成するために、除去される。これは、導電膜２６がアル
ミニウムから作られるとき例えば、四塩化炭素による乾
燥異方性エツチング法を使用して導電膜２６をエツチン
グすることにより得ることができる。
この工程にはマスク２８から自由である第１導電膜２０
の部分を除去する工程が続く。これは第２導電膜２６の
エツチングと同一の異方性エツチング法の間中性なわれ
ることができ、前記エツチングは電気接点孔を充填する
とくに多結晶シリコンである充填材２２の領域２２ａの
上方で、かつまた電気接点孔１７の形成に使用されると
くに酸化シリコンからなる絶縁層１８上で選択的に停止
することを可能にする。このようにして、第１導電膜２
０のエツチングは第１導電膜がチタニウムおよびタング
ステン、またはタングステンのみの合金から形成される
とき四塩化炭素を使用する同一反応イオンエツチング法
によって行なわれる。
本方法の最終工程は、例えば化学的エツチングＶＣより
樹脂マスク２８を除去することからなる０第１０図は相
互接続線のエツチングおよび樹脂の除去後の最終構造を
示す。
この方法において、能動区域１４と相互接続線２６ａと
の間の電気的接触は相互接続線と接触する第１導電膜の
残留領域２０ａＫｊつて得られる。
相互接続線の画成のために使用される樹脂マスクが前記
接点孔を充填する充填材２２の領域２２ａによる電気接
点孔に対して誤配列されるとしても本発明による方法は
接点孔の全面にわたって良好な電気的接触の保証を可能
にする。
さらに、本方法は電気接点孔上への相互接続線の自動配
列を許容する。すなわち相互接続線の接点孔からのどの
ような重なりまたは突出も阻止しかつしたがって公知の
種々の方法に比べて集積回路の集積密度を著しく増大す
る。
本発明による自動位置決め方法の上記説明は限定的方法
で示されてないことは明らかである。と＜’ｔ’ｓ本発
明による方法において使用される種々の材料層の他の蒸
着およびエツチング手順、ならびＫこれらの種々の層を
形成するのに記載された材料以外の材料を使用すること
ができる。
【図面の簡単な説明】
第１図および第２図は従来の集積回路の接点孔への相互
接続線の自動位置決め方法の工程を略示する断面図、 第３図ないし第６図は本発明による相互接続線の電気接
点孔への自動位置決め方法の種々の工程を略示する断面
図、 第７図および第８図は本発明による自動位置決め方法の
変形例を略示する断面図、 第９図お工び第１０図は本発明による相互接続線の電気
接点孔への自動位置決め方法の種々の工程を略示する断
面図である。 図中、符号２は集積回路、１４は能動区域、１７は電気
接点孔、２０は第１導電膜、２２は充填材、２４は樹脂
層、２６は第２導電膜、２８は樹脂マスクである。 ＦＩＧ、　Ｉ ＦＩＧ、　２

Claims (8)

    【特許請求の範囲】
  1. （１）形成された電気接点孔を備え、連続して作業が行
    なわれる集積回路の接点孔への相互接続線の自動位置決
    め方法において、 （ａ）完成した集積回路上に第１導電膜を蒸着し、 （ｂ）前記接点孔を充填するのに使用される充填材を前
    記第１導電膜に蒸着し、前記充填材の表面はほぼ平らに
    なつており、 （ｃ）前記接点孔の外側に配置された前記第１導電膜の
    部分を露出すべく、前記充填材の異方性エッチングを行
    ない、かつ一方で前記接点孔を充填する充填材のみを保
    持し、 （ｄ）相互接続線を形成する第２導電膜を得られた構造
    上に蒸着し、 （ｅ）前記相互接続線の寸法を画成するのに使用される
    樹脂マスクを前記第２導電層に形成し、 （ｆ）前記相互接続線を形成するために、前記マスクか
    ら自由である前記第１および第２導電膜部分を除去し、 （ｇ）前記マスクを除去してなることを特徴とする集積
    回路の接点孔への相互接続線の自動位置決め方法。
  2. （２）前記第１導電膜は前記第２導電層と電気接点を形
    成する半導体ジャンクションとの間の拡散バリヤを保証
    する金属膜であることを特徴とする集積回路の接点孔へ
    の相互接続線の自動位置決め方法。
  3. （３）前記第１導電膜はチタニウムおよびタングステン
    からなる合金またはタングステンのみの合金から作られ
    ることを特徴とする特許請求の範囲第２項に記載の集積
    回路の接点孔への相互接続線の自動位置決め方法。
  4. （４）前記充填材は多結晶シリコンからなることを特徴
    とする特許請求の範囲第１項に記載の集積回路の接点孔
    への相互接続線の自動位置決め方法。
  5. （５）前記充填材は等方性に蒸着されることを特徴とす
    る特許請求の範囲第１項に記載の集積回路の接点孔への
    相互接続線の自動位置決め方法。
  6. （６）前記充填材は前記電気接点孔の幅の半分より大き
    い厚さであることを特徴とする特許請求の範囲第１項に
    記載の集積回路の接点孔への相互接続線の自動位置決め
    方法。
  7. （７）前記工程（ｃ）は樹脂層を前記充填材上に蒸着し
    そして前記樹脂層および前記充填材について同一エッチ
    ング速度で前記樹脂層および前記充填材を同時にエッチ
    ングすることにより行なわれることを特徴とする特許請
    求の範囲第１項に記載の集積回路の接点孔への相互接続
    線の自動位置決め方法。
  8. （８）前記工程（ｆ）は乾燥異方性エッチングによつて
    行なわれることを特徴とする特許請求の範囲第１項に記
    載の集積回路の接点孔への相互接続線の自動位置決め方
    法。
JP60127285A 1984-06-14 1985-06-13 集積回路の接点孔への相互接続線の自動位置決め方法 Expired - Lifetime JPH0754809B2 (ja)

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FR8409313A FR2566181B1 (fr) 1984-06-14 1984-06-14 Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
FR8409313 1984-06-14

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JPS6110256A true JPS6110256A (ja) 1986-01-17
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5926808A (ja) * 1982-08-04 1984-02-13 Sanei Seisakusho:Kk 自動供給装置
JPS6334954A (ja) * 1986-07-29 1988-02-15 Nec Corp 半導体装置およびその製造方法
JPH03156930A (ja) * 1989-11-15 1991-07-04 Sanyo Electric Co Ltd 半導体装置
JPH04258153A (ja) * 1991-02-12 1992-09-14 Mitsubishi Electric Corp 半導体装置の製造方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975756A (en) * 1985-05-01 1990-12-04 Texas Instruments Incorporated SRAM with local interconnect
JP2581666B2 (ja) * 1985-09-06 1997-02-12 株式会社日立製作所 配線構造体の製造方法
KR900003618B1 (ko) * 1986-05-30 1990-05-26 후지쓰가부시끼가이샤 반도체장치 및 그 제조방법
US5063175A (en) * 1986-09-30 1991-11-05 North American Philips Corp., Signetics Division Method for manufacturing a planar electrical interconnection utilizing isotropic deposition of conductive material
US4837051A (en) * 1986-12-19 1989-06-06 Hughes Aircraft Company Conductive plug for contacts and vias on integrated circuits
KR910006975B1 (ko) * 1986-12-19 1991-09-14 휴우즈 에어크라프트 캄파니 도전성 플러그로 집적 회로 상의 접점 및 비아를 충전하는 방법
GB2199183B (en) * 1986-12-23 1990-07-04 Gen Electric Plc Interconnection formation in multilayer circuits
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US4960732A (en) * 1987-02-19 1990-10-02 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
CA1306072C (en) * 1987-03-30 1992-08-04 John E. Cronin Refractory metal - titanium nitride conductive structures and processes for forming the same
JPS63299251A (ja) * 1987-05-29 1988-12-06 Toshiba Corp 半導体装置の製造方法
JPH01108746A (ja) * 1987-10-21 1989-04-26 Toshiba Corp 半導体装置の製造方法
GB2212979A (en) * 1987-12-02 1989-08-02 Philips Nv Fabricating electrical connections,particularly in integrated circuit manufacture
JPH01147843A (ja) * 1987-12-03 1989-06-09 Mitsubishi Electric Corp 半導体装置の製造方法
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
US4926237A (en) * 1988-04-04 1990-05-15 Motorola, Inc. Device metallization, device and method
FR2630588A1 (fr) * 1988-04-22 1989-10-27 Philips Nv Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee
US4822753A (en) * 1988-05-09 1989-04-18 Motorola, Inc. Method for making a w/tin contact
EP0346543A1 (en) * 1988-06-15 1989-12-20 BRITISH TELECOMMUNICATIONS public limited company Bipolar transistor
US4898841A (en) * 1988-06-16 1990-02-06 Northern Telecom Limited Method of filling contact holes for semiconductor devices and contact structures made by that method
FR2634317A1 (fr) * 1988-07-12 1990-01-19 Philips Nv Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions
US5149672A (en) * 1988-08-01 1992-09-22 Nadia Lifshitz Process for fabricating integrated circuits having shallow junctions
US5104826A (en) * 1989-02-02 1992-04-14 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor integrated circuit device using an electrode wiring structure
US4961822A (en) * 1989-04-17 1990-10-09 Liao Kuan Y Fully recessed interconnection scheme with titanium-tungsten and selective CVD tungsten
US5141897A (en) * 1990-03-23 1992-08-25 At&T Bell Laboratories Method of making integrated circuit interconnection
US5242858A (en) * 1990-09-07 1993-09-07 Canon Kabushiki Kaisha Process for preparing semiconductor device by use of a flattening agent and diffusion
JPH04307933A (ja) * 1991-04-05 1992-10-30 Sony Corp タングステンプラグの形成方法
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5363550A (en) * 1992-12-23 1994-11-15 International Business Machines Corporation Method of Fabricating a micro-coaxial wiring structure
US5514622A (en) * 1994-08-29 1996-05-07 Cypress Semiconductor Corporation Method for the formation of interconnects and landing pads having a thin, conductive film underlying the plug or an associated contact of via hole
KR0137579B1 (ko) * 1994-11-30 1998-06-01 김주용 반도체 소자의 플러그 형성방법
KR100193100B1 (ko) * 1995-02-02 1999-06-15 모리시다 요이치 반도체장치 및 그 제조방법
US5624870A (en) * 1995-03-16 1997-04-29 United Microelectronics Corporation Method of contact planarization
US7294578B1 (en) * 1995-06-02 2007-11-13 Micron Technology, Inc. Use of a plasma source to form a layer during the formation of a semiconductor device
US5700716A (en) 1996-02-23 1997-12-23 Micron Technology, Inc. Method for forming low contact resistance contacts, vias, and plugs with diffusion barriers
US6004874A (en) * 1996-06-26 1999-12-21 Cypress Semiconductor Corporation Method for forming an interconnect
JPH1140664A (ja) * 1997-07-17 1999-02-12 Mitsubishi Electric Corp 半導体装置の製造方法
US5994211A (en) * 1997-11-21 1999-11-30 Lsi Logic Corporation Method and composition for reducing gate oxide damage during RF sputter clean
US6670717B2 (en) * 2001-10-15 2003-12-30 International Business Machines Corporation Structure and method for charge sensitive electrical devices
KR20040039778A (ko) * 2002-11-04 2004-05-12 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
US8952553B2 (en) * 2009-02-16 2015-02-10 Toyota Jidosha Kabushiki Kaisha Semiconductor device with stress relaxation during wire-bonding

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5793548A (en) * 1980-12-03 1982-06-10 Fujitsu Ltd Manufacture of semiconductor device
JPS5810836A (ja) * 1981-07-13 1983-01-21 Oki Electric Ind Co Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2547792C3 (de) * 1974-10-25 1978-08-31 Hitachi, Ltd., Tokio Verfahren zur Herstellung eines Halbleiterbauelementes
JPS5494196A (en) * 1977-12-30 1979-07-25 Ibm Metallic layer removing method
US4361599A (en) * 1981-03-23 1982-11-30 National Semiconductor Corporation Method of forming plasma etched semiconductor contacts
JPS5815250A (ja) * 1981-07-21 1983-01-28 Fujitsu Ltd 半導体装置の製造方法
US4544576A (en) * 1981-07-27 1985-10-01 International Business Machines Corporation Deep dielectric isolation by fused glass
US4392298A (en) * 1981-07-27 1983-07-12 Bell Telephone Laboratories, Incorporated Integrated circuit device connection process
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
FR2537779B1 (fr) * 1982-12-10 1986-03-14 Commissariat Energie Atomique Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre
JPS59154040A (ja) * 1983-02-22 1984-09-03 Toshiba Corp 半導体装置の製造方法
DE3314879A1 (de) * 1983-04-25 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5793548A (en) * 1980-12-03 1982-06-10 Fujitsu Ltd Manufacture of semiconductor device
JPS5810836A (ja) * 1981-07-13 1983-01-21 Oki Electric Ind Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5926808A (ja) * 1982-08-04 1984-02-13 Sanei Seisakusho:Kk 自動供給装置
JPS6334954A (ja) * 1986-07-29 1988-02-15 Nec Corp 半導体装置およびその製造方法
JPH03156930A (ja) * 1989-11-15 1991-07-04 Sanyo Electric Co Ltd 半導体装置
JPH04258153A (ja) * 1991-02-12 1992-09-14 Mitsubishi Electric Corp 半導体装置の製造方法

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