JPH0335326A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0335326A JPH0335326A JP1170266A JP17026689A JPH0335326A JP H0335326 A JPH0335326 A JP H0335326A JP 1170266 A JP1170266 A JP 1170266A JP 17026689 A JP17026689 A JP 17026689A JP H0335326 A JPH0335326 A JP H0335326A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- microprocessor
- jumping
- action mode
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路等からなり、ユーザプログラ
ムを実行するユーザモード、回路を試験するテストモー
ド等の複数の動作モードを備え、割込み要求に応じて割
込み処理へジャンプするマイクロプロセッサに関する。
ムを実行するユーザモード、回路を試験するテストモー
ド等の複数の動作モードを備え、割込み要求に応じて割
込み処理へジャンプするマイクロプロセッサに関する。
第３図は、日本電気株式会社製の「μＰＤ７７２０シグ
ナル・プロセッサ ユーザーズマニュアルＪ （Ｊｕ
ｎ、 １８．１９８２ ）に例示された割込み処理を中
心とする従来のマイクロプロセッサの構成を示すブロッ
ク図である。図中１はマイクロプロセッサが実行すべき
命令を記憶した命令メモリであって、プログラムカウン
タ２は実行する処理に応して命令メモリｌのアドレスを
指示する。割込みコントローラ３は、割込み入力端子（
ＩＮＴ）４を介して外部からマイクロプロセッサへ与え
られる割込み信号に応じてプログラムカウンタ２へ割込
み発生の信号を出力する。ＳＲレジスタ５は１６ビント
からなり、各ビットに設定された“０”又は“１”によ
って、例えば割込みの禁止又は許可といったような、外
部とのデータ授受の状態を決定する情報を保持し、割込
みが要求された際にはＳＲレジスタ５のステータスに応
して、割込み禁止又は許可の信号が割込みコントローラ
３へ出力される。
ナル・プロセッサ ユーザーズマニュアルＪ （Ｊｕ
ｎ、 １８．１９８２ ）に例示された割込み処理を中
心とする従来のマイクロプロセッサの構成を示すブロッ
ク図である。図中１はマイクロプロセッサが実行すべき
命令を記憶した命令メモリであって、プログラムカウン
タ２は実行する処理に応して命令メモリｌのアドレスを
指示する。割込みコントローラ３は、割込み入力端子（
ＩＮＴ）４を介して外部からマイクロプロセッサへ与え
られる割込み信号に応じてプログラムカウンタ２へ割込
み発生の信号を出力する。ＳＲレジスタ５は１６ビント
からなり、各ビットに設定された“０”又は“１”によ
って、例えば割込みの禁止又は許可といったような、外
部とのデータ授受の状態を決定する情報を保持し、割込
みが要求された際にはＳＲレジスタ５のステータスに応
して、割込み禁止又は許可の信号が割込みコントローラ
３へ出力される。
次に、以上のような構成のマイクロプロセッサによる割
込みの動作につき説明する。なお、割込み時のジャンプ
先アドレスは−“ｌ ００ Ｈ”とする。
込みの動作につき説明する。なお、割込み時のジャンプ
先アドレスは−“ｌ ００ Ｈ”とする。
ＳＲレジスク５の所定ビットに１”を設定してマイクロ
プロセッサを、外部からの割込み要求を受は付ける状態
にする。ｆＮＴ端子４を“θ″から“ｌ”へ変化させて
外部から割込みが要求されると、現在実行中の命令の次
に、“ＮＯＰ”ＪＭＰ”の２命令が自動的に挿入される
。プログラムカウンタ２はジャンプ先アドレス“１００
Ｈ”を次の命令実行アドレスとして指示する。その際、
実行中断時点でのプログラムカウンタ２の値、叩ち命令
のアドレスは保存される。マイクロプロセッサは命令メ
モリ１のアドレス“１００Ｈ”から始まる割込み処理を
実行する。割込み処理が終了した後は、保存されている
元のプログラムの中断アドレスへリターンして元の処理
を継続する。
プロセッサを、外部からの割込み要求を受は付ける状態
にする。ｆＮＴ端子４を“θ″から“ｌ”へ変化させて
外部から割込みが要求されると、現在実行中の命令の次
に、“ＮＯＰ”ＪＭＰ”の２命令が自動的に挿入される
。プログラムカウンタ２はジャンプ先アドレス“１００
Ｈ”を次の命令実行アドレスとして指示する。その際、
実行中断時点でのプログラムカウンタ２の値、叩ち命令
のアドレスは保存される。マイクロプロセッサは命令メ
モリ１のアドレス“１００Ｈ”から始まる割込み処理を
実行する。割込み処理が終了した後は、保存されている
元のプログラムの中断アドレスへリターンして元の処理
を継続する。
従来のマイクロプロセッサは以上のような構成であって
、マイクロプロセッサのｌＮＴｉ子を例えばＯ”から”
１”へ変化させて割込みが正しく行われるか否かを試験
する場合、試験モードに設定して試験プログラムを実行
しても、外部からの割込み要求に対してジャンプする先
が、ユーザモード時と同じアドレスであって、割込み処
理の終了後、処理を中断した元のアドレスへリターンす
る割込み処理を行うため、割込み処理が正しく行われた
かどうかを判定できないという問題がある。
、マイクロプロセッサのｌＮＴｉ子を例えばＯ”から”
１”へ変化させて割込みが正しく行われるか否かを試験
する場合、試験モードに設定して試験プログラムを実行
しても、外部からの割込み要求に対してジャンプする先
が、ユーザモード時と同じアドレスであって、割込み処
理の終了後、処理を中断した元のアドレスへリターンす
る割込み処理を行うため、割込み処理が正しく行われた
かどうかを判定できないという問題がある。
本発明はこのような問題を解決するためになされたもの
であって、割込み要求時に、マイクロプロセンサの動作
モードに応したジャンプ先を指定できる構成とすること
により、動作モードに応した割込み処理を行い得るマイ
クロプロセッサの提供を目的とする。
であって、割込み要求時に、マイクロプロセンサの動作
モードに応したジャンプ先を指定できる構成とすること
により、動作モードに応した割込み処理を行い得るマイ
クロプロセッサの提供を目的とする。
本発明のマイクロプロセッサは、１つのメモリ空間の異
なるアドレス又はモード数に応して分割された命令空間
に設定された複数のジャンプ先それぞれに、動作モード
に応じた割込み処理が記憶された内部メモリと、外部か
ら割込みが要求された際、割込み要求時の動作モードに
応したジャンプ先を選択し、そのジャンプ先へジャンプ
する手段とを備えたことを特徴とする。
なるアドレス又はモード数に応して分割された命令空間
に設定された複数のジャンプ先それぞれに、動作モード
に応じた割込み処理が記憶された内部メモリと、外部か
ら割込みが要求された際、割込み要求時の動作モードに
応したジャンプ先を選択し、そのジャンプ先へジャンプ
する手段とを備えたことを特徴とする。
本発明のマイクロプロセッサは、割込みが要求されると
、割込み要求時の動作モードに応したジャンプ先を選択
し、選択したジャンプ先へジャンプして割込み処理を行
う。
、割込み要求時の動作モードに応したジャンプ先を選択
し、選択したジャンプ先へジャンプして割込み処理を行
う。
以下、本発明をその実施例を示す図面に基づき詳述する
。
。
第１図は本発明に係るマイクロコンピュータの構成を示
すブロック図である０図中１はマイクロプロセッサが実
行すべき命令を記憶した命令メモリであって、複数の割
込み処理が記憶されている。
すブロック図である０図中１はマイクロプロセッサが実
行すべき命令を記憶した命令メモリであって、複数の割
込み処理が記憶されている。
プログラム力・ウンタ２は実行する処理に応して命令メ
モリ１のアドレスを指示する。プログラムカウンタ２が
指示するアドレスの命令は命令メモリ１からインストラ
クションレジスタ１０へ出力され、インストラクション
レジスタ１０は出力された命令をランチする。割込みコ
ントローラ３は、割込み入力端子（ＩＮＴ）４を介して
外部からマイクロプロセッサへ与えられる割込み信号に
応じてプログラムカウンタ２へ割込み発生の信号を出力
する。
モリ１のアドレスを指示する。プログラムカウンタ２が
指示するアドレスの命令は命令メモリ１からインストラ
クションレジスタ１０へ出力され、インストラクション
レジスタ１０は出力された命令をランチする。割込みコ
ントローラ３は、割込み入力端子（ＩＮＴ）４を介して
外部からマイクロプロセッサへ与えられる割込み信号に
応じてプログラムカウンタ２へ割込み発生の信号を出力
する。
ＳＲレジスタ５は１６ビソトからなり、各ビットに設定
された“０”又は“ｌ”によって、例えば割込みの禁止
又は許可といったような、外部とのデータ授受の状態を
決定する情報を保持し、割込みが要求された際には、Ｓ
Ｒレジスタ５のステータスに応じて、割込み要求受は付
は禁止又は許可の信号が割込みコントローラ３へ出力さ
れる。
された“０”又は“ｌ”によって、例えば割込みの禁止
又は許可といったような、外部とのデータ授受の状態を
決定する情報を保持し、割込みが要求された際には、Ｓ
Ｒレジスタ５のステータスに応じて、割込み要求受は付
は禁止又は許可の信号が割込みコントローラ３へ出力さ
れる。
６ａ、６ｂは、割込み処理の飛び先アドレスとしてそれ
ぞれ異なるアドレスを生成する回路であって生成した飛
び先アドレスをセレクタ７へ出力する。
ぞれ異なるアドレスを生成する回路であって生成した飛
び先アドレスをセレクタ７へ出力する。
動作モード制御回路９は、外部から設定された動作モー
ド指定端子８の状態によって決定される動作モードに応
した信号をセレクタ７へ出力する。
ド指定端子８の状態によって決定される動作モードに応
した信号をセレクタ７へ出力する。
セレクタ７は、割込みを要求された際、割込み要求時の
動作モードに応したジャンプ先へジャンプすべく設けら
れてあり、飛び先アドレス生成回路６ａ、６ｂが生成し
た飛び先アドレスの内、動作モード制御回路９から与え
られた動作モード信号に応した飛び先アドレスを選択し
てプログラムカウンタ２へ出力する。
動作モードに応したジャンプ先へジャンプすべく設けら
れてあり、飛び先アドレス生成回路６ａ、６ｂが生成し
た飛び先アドレスの内、動作モード制御回路９から与え
られた動作モード信号に応した飛び先アドレスを選択し
てプログラムカウンタ２へ出力する。
また、第２図は本発明に係るマイクロプロセッサの他の
実施例構成を示すブロック図である。第１図と同一符号
は同一、又は相当部分を示し、その詳しい説明を省略す
る。
実施例構成を示すブロック図である。第１図と同一符号
は同一、又は相当部分を示し、その詳しい説明を省略す
る。
第２図の実施例では、命令メモリを２つの空間に分割し
、一方の命令メモリ１ａの空間はユーザモード時に、他
方の命令メモリｌｂの空間は回路機能を試験するテスト
モード時に使用する。セレクタ１１は前述の実施例と同
様に、割込みを要求された際、割込み要求時の動作モー
ドに応したジャンプ先へジャンプすべく設けられてあり
、動作モード制御回路９から与えられる動作モードの信
号に応じて命令メモリｌａ、Ｉｂのいずれのメモリ空間
から命令を読出してインストラクションレジスタｌＯへ
出力するかを選択する。
、一方の命令メモリ１ａの空間はユーザモード時に、他
方の命令メモリｌｂの空間は回路機能を試験するテスト
モード時に使用する。セレクタ１１は前述の実施例と同
様に、割込みを要求された際、割込み要求時の動作モー
ドに応したジャンプ先へジャンプすべく設けられてあり
、動作モード制御回路９から与えられる動作モードの信
号に応じて命令メモリｌａ、Ｉｂのいずれのメモリ空間
から命令を読出してインストラクションレジスタｌＯへ
出力するかを選択する。
以上のような構成のマイクロプロセッサの割込み処理に
ついて説明する。外部から動作モード指定端子８によっ
てマイクロプロセンサがテストモードに指定されており
、ＳＲレジスタ５の所定ビットに“ｌ”を設定して割込
みを許可している場合、ＩＮＴ端子４を“０“から“ｌ
”へ変化させて外部から割込みが要求されると、割込み
コントローラ３はＳＲレジスタ５のステータスが割込み
状態であることを見てプログラムカウンタ２及び動作モ
ード制御回路９へ割込み発生信号を出力する。また、動
作モード制御回路９は、動作モードがテストモードであ
るので、第１図の実施例の場合には飛び先アドレス生成
回路６ｂを選択する指令信号をセレクタ７に与え、また
第２図の実施例の場合には命令メモリ１ｂを選択する指
令信号をセレクタ１１に与え、選択された飛び先アドレ
ス生成回路６ｂが生成する飛び先アドレス又は選択され
たメモリ空間ｉｂにて割込み時の飛び先アドレスとして
設定されているアドレスがプログラムカウンタ２へ出力
される。
ついて説明する。外部から動作モード指定端子８によっ
てマイクロプロセンサがテストモードに指定されており
、ＳＲレジスタ５の所定ビットに“ｌ”を設定して割込
みを許可している場合、ＩＮＴ端子４を“０“から“ｌ
”へ変化させて外部から割込みが要求されると、割込み
コントローラ３はＳＲレジスタ５のステータスが割込み
状態であることを見てプログラムカウンタ２及び動作モ
ード制御回路９へ割込み発生信号を出力する。また、動
作モード制御回路９は、動作モードがテストモードであ
るので、第１図の実施例の場合には飛び先アドレス生成
回路６ｂを選択する指令信号をセレクタ７に与え、また
第２図の実施例の場合には命令メモリ１ｂを選択する指
令信号をセレクタ１１に与え、選択された飛び先アドレ
ス生成回路６ｂが生成する飛び先アドレス又は選択され
たメモリ空間ｉｂにて割込み時の飛び先アドレスとして
設定されているアドレスがプログラムカウンタ２へ出力
される。
プログラムカウンタ２が指示する飛び先アドレスから割
込み処理の命令が読出され、読出された命令をインスト
ラクションレジスフ１０がランチしてテストモードに応
じた割込み処理が行われる。
込み処理の命令が読出され、読出された命令をインスト
ラクションレジスフ１０がランチしてテストモードに応
じた割込み処理が行われる。
また、外部から動作モード指定端子８によってマイクロ
プロセッサがユーザモードに指定されている場合は、セ
レクタ７が飛び先アドレス生成回路６ａ又は命令メモリ
１ｂを選択してユーザモードに応した割込み処理が行わ
れる。
プロセッサがユーザモードに指定されている場合は、セ
レクタ７が飛び先アドレス生成回路６ａ又は命令メモリ
１ｂを選択してユーザモードに応した割込み処理が行わ
れる。
本発明のマイクロプロセッサは、指定された動作モード
に応じて割込み時のジャンプ先アドレスが選択できる構
成であるので、動作モードに応した割込み処理を行うこ
とができるという優れた効果を奏する。
に応じて割込み時のジャンプ先アドレスが選択できる構
成であるので、動作モードに応した割込み処理を行うこ
とができるという優れた効果を奏する。
第１図及び第２図は本発明に係るマイクロプロセッサの
構成を示すブロック図、第３図は従来のマイクロプロセ
ッサの構成を示すブロック図である。 １、 ｌａ、 ｌｂ・・・命令メモリ ２・・・プログ
ラムカウンタ ３・・・割込みコントローラ ５・・・
ＳＲレジスク ６．６ａ、 ６ｂ・・・飛び先アドレス
生成回路７・・・セレクタ ９・・・動作モード制御回
路１１・・・セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
構成を示すブロック図、第３図は従来のマイクロプロセ
ッサの構成を示すブロック図である。 １、 ｌａ、 ｌｂ・・・命令メモリ ２・・・プログ
ラムカウンタ ３・・・割込みコントローラ ５・・・
ＳＲレジスク ６．６ａ、 ６ｂ・・・飛び先アドレス
生成回路７・・・セレクタ ９・・・動作モード制御回
路１１・・・セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）複数の動作モードを備え、割込みの要求信号に応
じて内部メモリの所定ジャンプ先へジャンプし、割込み
処理を実行するマイクロプロセッサにおいて、 複数のジャンプ先が設定され、各ジャンプ 先に割込み処理が記憶された内部メモリと、割込みを要
求された際、割込み要求時の動 作モードに応じたジャンプ先へジャンプする手段と を備えたことを特徴とするマイクロプロセ ッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170266A JPH0335326A (ja) | 1989-06-30 | 1989-06-30 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170266A JPH0335326A (ja) | 1989-06-30 | 1989-06-30 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335326A true JPH0335326A (ja) | 1991-02-15 |
Family
ID=15901752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170266A Pending JPH0335326A (ja) | 1989-06-30 | 1989-06-30 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009228878A (ja) * | 2008-03-25 | 2009-10-08 | Nsk Warner Kk | ローラ型ワンウェイクラッチ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731055A (en) * | 1980-08-01 | 1982-02-19 | Hitachi Ltd | Program control system |
| JPS6022250A (ja) * | 1983-07-18 | 1985-02-04 | Hitachi Ltd | コンピユ−タ装置 |
| JPS62216044A (ja) * | 1986-03-17 | 1987-09-22 | Nec Corp | マイクロコンピユ−タ |
-
1989
- 1989-06-30 JP JP1170266A patent/JPH0335326A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731055A (en) * | 1980-08-01 | 1982-02-19 | Hitachi Ltd | Program control system |
| JPS6022250A (ja) * | 1983-07-18 | 1985-02-04 | Hitachi Ltd | コンピユ−タ装置 |
| JPS62216044A (ja) * | 1986-03-17 | 1987-09-22 | Nec Corp | マイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009228878A (ja) * | 2008-03-25 | 2009-10-08 | Nsk Warner Kk | ローラ型ワンウェイクラッチ |
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