JPH0335336A - アドレス変換バッファ機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、仮想記憶制御方式の計算機システムに設け
られ、仮想ページアドレスを実ページアドレスに変換す
るためのアドレス変換バッファ機構に関する。

（従来の技術） 従来、仮想記憶制御方式の計算機システムにおいて適用
されるアドレス変換バッファ機構は第４図に示すように
構成されるのが一般的であった。

同図において、４１は仮想ページアドレス（Ｖ　Ｐ　Ａ
）と同ページアドレスに対応する実ページアドレス（Ｒ
　Ｐ　Ａ）から成るアドレス変換対を含むアドレス変換
情報を各エントリに記憶するためのアドレス変換バッフ
ァ　（　Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋ−ａｓ１ｄ
ｅＢｕｆ’ｒｅｒ　ｓ以下ＴＬＢと称する）である。Ｔ
ＬＢ４ｌは、ＴＳ４図に示すように２バンクのセットア
ソシアティブ方式を適用するのが一般的である。ここで
は、一方のバンクをＴＬＢセット４１−１，他方のバン
クをＴＬＢセット４ｌ−２と呼ぶ。ＴＬＢセット４１−
１．　４１−２の各エントリは、アドレス変換対の一方
を成す仮想ページアドレスが設定される仮想ページアド
レス・フィールド４１１ａ，　４１２ａおよびアドレス
変換対の他方を成す実ページアドレスが設定される実ペ
ージアドレス・フィールド４１ｌｂ。

４１２ｂを有している。なお、アドレス変換対を除くア
ドレス変換情報のフィールドについては省略されている
。

さて、ＴＬＢ４１のアドレスは仮想ページアドレスによ
り一意に定まるが、通常定義可能な仮想ページの数はＴ
ＬＢ４１のエントリ数よりも多いため、ＴＬＢアドレス
を生成するためには、仮想ぺ一ジアドレスに対して何ら
かの加工が必要となる。

この加工はアドレス生成回路４２で行われる。また仮想
ページとＴＬＢ４１のエントリ（ＴＬＢエントリ）はｎ
（多）：１で対応しており、ＴＬＢ４１（のＴＬＢセッ
ト４１−１．　４１−２）から読出されたアドレス変換
対中の実ページアドレスについては、要求される仮想ペ
ージアドレスと対応するものであるか否かの評価が必要
となる。この評価のために、ＴＬＢセット４１−１．　
４１−２に対応して比較器４３−１．　４３−２が設け
られる。比較器４３−１．　４３−２は、要求される仮
想ページアドレスと、アドレス生成回路４２で生成され
るＴＬＢアドレスの．指定するＴＬＢセット４１−１．
４１−２内エントリのフィールド４１１ａ、　４１１ｂ
から読出される仮想ページアドレスとを比較して一致の
有無を判別（評価）する。ここで、一致が判別された場
合をヒツト、不一致が判別された場合をミスヒツト、そ
して比較器４３−１．４３−２の両方で不一致が判別さ
れた場合（即ちＴＬＢセット４１−１．４１−２の両バ
ンクともミスヒツトの場合）を特にＴＬＢミスヒツトと
呼ぶ。

比較器４３−１．４３−２の比較結果（一致判別結果）
はデコーダ４４に導かれる。またアドレス生成回路４２
で生成されるＴＬＢアドレスの指定するＴＬＢセット４
１−１．４１−２内エントリのフィールド４１１ｂ。

４１２ｂから読出される実ページアドレスは選択回路（
ＳＥＬ）４５に導かれる。デコーダ４４は比較器４３−
１．４３−２の比較結果をデコードし、選択回路４５に
対し、ヒツトした側のＴＬＢセットから読出された実ペ
ージアドレスを選択させるための制御信号４４ａを出力
する。もし、ＴＬＢミスヒツトであった場合には、デコ
ーダ４４はその旨を示すＴＬＢミスヒツト信号４４ｂを
出力する。この信号４４ｂにより、選択回路４５の出力
が無効であることが判別できる。

さて、第４図の構成では、ＴＬＢ４１は２バンクのセッ
トアソシアティブ方式で構成されている。

このため、特定のＴＬＢエントリ上で共存できる仮想ペ
ージは２ページある。このような２バンク構成のＴＬＢ
は、メモリ間転送のように２つ以上のメモリオペランド
を持つ命令（互いに独立な２つの仮想ページを操作する
命令）を多く持つ計算機システムでは有効であるが、ハ
ードウェア構成をコンパクト化しようとした場合には不
利である。

また、近年のＣＩ　ＣＳ　（Ｃｏｍｐｌｅｘ　Ｉｎｓｔ
ｒｕｃｔｉｏｎＳｅｔＣｏｍｐｕｔｅｒ）マシンでは、
より高機能な命令を備えており、互いに独立な３つ以上
の仮想ページを操作するような命令も少くない。このよ
うな命令の実現には、２バンクのＴＬＢでも不足である
。

しかしながら、セットアソシアティブ方式では、バンク
（ＴＬＢセット）を増設するのは容易ではなく、特にＴ
ＬＢエントリ情報の書替え（いわゆるＴＬＢ書替え、即
ちＴＬＢリプレース）時のバンク間の優先度制御（書替
え対象バンクを決定するための優先度制御）が複雑にな
るという問題がある。この優先度制御が適切でない場合
には、バンクを増設しても、機能上無意味となることも
ある。

（発明が解決しようとする課題） 上記したようにセットアソシアティブ方式を適用するア
ドレス変換バッファ（ＴＬＢ）を備えた従来のアドレス
変換機構では、アドレス変換バッファのバンク数分の仮
想ページがアドレス変換バッファの特定のエントリ上で
共存可能となるものの、ハードウェア構成並びに制御が
複雑となり、しかもバンク数が多いほど顕著となる問題
があった。

この発明は上記事情に鑑みてなされたものでその目的は
、１バンク構成の非セットアソシアティブ方式のアドレ
ス変換バッファでも、２バンク或はそれ以上のセットア
ソシアティブ方式のアドレス変換バッファと同等以上の
アドレス変換機能が実現でき、もってハードウェア構成
のコンパクト化が図れるアドレス変換バッファ機構を提
供することにある。

この発明の他の目的は、セットアソシアティブ方式のア
ドレス変換バッファの機能を、バンク数を増設すること
なくしかも簡単な構成を付加するだけで向上することが
できるアドレス変換バッファ機構を提供することにある
。

［発明の構成］ （課題を解決するための手段） この発明は、仮想ページアドレスおよび実ページアドレ
スから成るアドレス変換対を含むアドレス変換情報を各
エントリに記憶するための１バンク構成の非セットアソ
シアティブ方式のＴＬＢ（アドレス変換バッファ）と、
このＴＬＢの書替えに伴って失われるアドレス変換情報
のうちの少なくともアドレス変換対を、最新のｎ回の書
替え分（ｎは１以上の整数）だけ保持するための記憶手
段と、アクセス対象仮想アドレスの仮想ページアドレス
と同ページアドレスに対応するＴＬＢ内エントリに記憶
されているアドレス変換対のうちの仮想ページアドレス
とを比較して一致の有無を判別する第１比較手段と、ア
クセス対象仮想アドレスの仮想ページアドレスと上記記
憶手段に保持されている最大ｎ個のアドレス変換対のう
ちの仮想ページアドレスとを比較して一致を検出するた
めの第２比較手段と、アクセス対象仮想アドレスの仮想
ページアドレスに対応するＴＬＢ内エフェントリ憶され
ているアドレス変換対のうちの実ページアドレス、およ
び上記記憶手段に保持されている最大ｎ個のアドレス変
換対のうちの実ページアドレスのなかから、上記第１ま
たは第２比較手段によって一致が判別された仮想ページ
アドレスと対を成す実ページアドレスを選択する選択手
段とを設けたことを特徴とするものである。

またこの発明は、上記アドレス変換対を含むアドレス変
換情報を各エントリに記憶するためのセットアソシアテ
ィブ方式を適用するｍバンク（ｍは２以上の整数）構成
のＴＬＢと、このＴＬＢの書替えに伴って失われるアド
レス変換情報のうちの少なくともアドレス変換対を、最
新のｎ回の書替え分（ｎは１以上の整数）だけ保持する
ための記憶手段と、アクセス対象仮想アドレスの仮想ペ
ージアドレスと同ページアドレスに対応するＴＬＢのｍ
個のエントリにそれぞれ記憶されているアドレス変換対
のうちの仮想ページアドレスとを比較して一致の有無を
判別する′ｍ１比較手段と、アクセス対象仮想アドレス
の仮想ページアドレスと上記記憶手段に保持されている
最大ｎ個のアドレス変換対のうちの仮想ページアドレス
とを比較して一致を検出するための第２比較手段と、ア
クセス対象仮想アドレスの仮想ページアドレスに対応す
るＴＬＢのｍ個のエントリに記憶されているアドレス変
換対のうちの実ページアドレス、および上記記憶手段に
保持されている最大ｎ個のアドレス変換対のうちの実ペ
ージアドレスのなかから、上記第１または第２比較手段
によって一致が判別された仮想ページアドレスと対を成
す実ページアドレスを選択する選択手段とを設けたこと
を特徴とするものである。

（作　用） 上記の構成によれば、非セットアソシアティブ方式を適
用するｌバンク構成のＴＬＢ、またはセットアソシアテ
ィブ方式を適用するｍバンク構成のＴＬＢのいずれを備
えたアドレス変換バッファ機構においても、ＴＬＢの書
替え（ＴＬＢリプレース）に伴って失われるアドレス変
換対が最新のｎ回の書替え分だけ記憶手段に保持され、
ＴＬＢ参照時には、上記記憶手段に保持されている最大
ｎ個のアドレス変換対もＴＬＢ内エフェントリ様に参照
される。そして、記憶手段に記憶されているＴＬＢから
失われたｎ個のアドレス変換対の中に、アクセス対象仮
想アドレス中の仮想ページアドレスと一致する仮想ペー
ジアドレスを持つものがあるか否かが、第２比較手段に
よって判別される。また、同様の判別処理が、参照され
たＴＬＢのエントリに設定されているアドレス変換対（
中の仮想ページアドレス）を対象として第１比較手段に
よって行われる。以上の第１および第２比較手段の判別
処理の結果、第１または第２比較手段によって一致が判
別された仮想ページアドレスと対を成す実ページアドレ
スが選択手段によって選択されて、実アドレスの生成に
供される。

このように上記の構成によれば、アクセス対象仮想アド
レス中の仮想ページアドレス（目的仮想ページアドレス
）に対応するＴＬＢ内エフェントリドレス変換対は勿論
、最新のｎ回のＴＬＢの書替えに伴って失われるｎ個の
アドレス変換対も、目的仮想ページアドレスと一致する
仮想ページアドレスを持つか否かが調べられて、一致す
る仮想ページアドレスが存在する場合には同アドレスと
対を成す実ページアドレスが用いられるので、ＴＬＢの
バンクをｎバンク増設した場合と同等の機能を得ること
ができる。

（実施例） 第１図はこの発明のアドレス変換バッファ機構の第１実
施例を示すブロック構成図である。同図において、１１
は仮想ページアドレス（Ｖ　Ｐ　Ａ）および同アト１ス
に対応する実ページアドレス（ＲＰ　Ａ）の対（即ちア
ドレス変換対）を含むアドレス変換情報を格納するため
の１バンク構成の非セットアソシアティブ方式の（セッ
トアソシアティブ方式を適用しない）ＴＬＢ　（アドレ
ス変換バッファ）、１２はアクセス対象仮想アドレス（
アクセスすべき仮想アドレス）中の仮想ページアドレス
をもとにＴ　Ｌ　Ｂ　１１の（エントリを指定するため
の）アドレス（ＴＬＢアドレス）を生成するアドレス生
成回路である。ＴＬＢＩＩの各エントリは、アドレス変
換対の一方を威す仮想ページアドレスが設定される仮想
ページアドレス・フィールド１１ａおよびアドレス変換
対の他方を威す実ページアドレスが設定される実ページ
アドレス・フィールドｌｌｂを有している。なお、アド
レス変換対を除くアドレス変換情報のフィールドについ
ては省略されている。

１３はＴ　Ｌ　Ｂ　１１内エントリの情報書替え（ＴＬ
Ｂリプレース）時に同エントリに新たに登録すべきアド
レス変換対（書込みデータ）、１４はＴ　Ｌ　Ｂ　１１
の書込み動作を許可するための書込み信号、１５はＴＬ
ＢＩＩ内エントツエントリアドレス変換対１３を登録す
る際に、それまで同エントリに登録されていたアドレス
変換対を書込み信号１４に応じて保持するためのレジス
タ（以下、アドレス変換レジスタと称する）である。ア
ドレス変換レジスタ１５は、アドレス変換対の一方を成
す仮想ページアドレスが設定される仮想ページアドレス
・フィールド１１ａおよびアドレス変換対の他方を成す
実ページアドレスが設定される実ページアドレス・フィ
ールド１５ｂを有している。

１ＢはＴ　Ｌ　Ｂ　１１に対応して設けられた比較器、
１７はアドレス変換レジスタ１５に対応して設けられた
比較器である。比較器１Ｂはアクセス対象仮想アドレス
中の仮想ページアドレスとＴ　Ｌ　Ｂ　１１から読出さ
れるアドレス変換対中の仮想ページアドレス（フィール
ド１１ａの情報）とを比較して一致の有無を判別するの
に用いられ、比較器１７はアクセス対象仮想アドレス中
の仮想ページアドレスとアドレス変換レジスタ１５に保
持されているアドレス変換対中の仮想ページアドレス（
フィールド１５ａの情報）とを比較して一致の有無を判
別するのに用いられる。１８は比較器１６．１７の比較
結果（判別結果）をデコードし、次に述べる選択回路１
９を制御するための制御信号１８ａを出力すると共に、
比較器１８．１７の両方で不一致が判別された場合には
ＴＬＢ　ミスヒツト信号１８ｂを出力するデコーダ、１
９はＴＬＢＩＩから読出されるアドレス変換対中の実ペ
ージアドレス（フィールドｌｌｂの情報）またはアドレ
ス変換レジスタ１５に保持されているアドレス変換対中
の実ページアドレス（フィールド１５ｂの情報）のいず
れか一方をデコーダ１’８からの制御信号１８ａに応じ
て選択する選択回路（Ｓ　Ｅ　Ｌ）である。

次に第１図の構成の動作を説明する。

第１図のアドレス変換バッファ機構では、仮想ページと
ＴＬＢＩＩのエントリとは、ｎ：１の対応関係にある。

したがって、アクセス対象仮想アドレス中の仮想ページ
アドレス（Ｖ　Ｐ　Ａ）に対応するＴ　Ｌ　Ｂ　１１内
エントリに同ページアドレスと一致する仮想ページアド
レスが登録されていないＴＬＢミスヒツト時など、アド
レス生成回路１２の指定するＴ　Ｌ　Ｂ　１１内エント
リに書込み信号１４によって新たにアドレス変換対１３
を登録するＴＬＢリプレースの際には、それまでＴ　Ｌ
　Ｂ　１１の該当エントリに登録されて・いたアドレス
変換対は失われることになる。そこで本実施例では、こ
のＴ　Ｌ　Ｂ　１１内エントリから失われるアドレス変
換対を以下に述べるようにアドレス変換レジスタ１５に
保持し、有効利用できるようにしている。

まず、新たなアドレス変換対１３の登録に際して失われ
ることになる以前のアドレス変換対は、即ちアドレス生
成回路１２の指定するＴＬＢＩＩの該当エントリに登録
されていたアドレス変換対は、同エントリから取出され
てアドレス変換レジスタ１５に供給される。このアドレ
ス変換レジスタ１５のラッチイネーブル端子ＬＥには、
Ｔ　Ｌ　Ｂ　１１に対する書込みを指定するための書込
み信号１４が供給される。この結果、アドレス生成回路
１２の指定するＴ　Ｌ　Ｂ　１１のエントリに書込み信
号１４に応じて新たにアドレス変換対１３が登録される
際に、同エントリにそれまで登録されていたアドレス変
換対（を構成する仮想ページアドレスおよび実ページア
ドレス）が同じ書込み信号１４に応じてアドレス変換レ
ジスタ１５（のフィールド１５ａおよび１５ｂ　）に保
持される。即ち第１図の構成では、ＴＬＢリプレース時
には、アドレス生成回路１２の指定するＴ　Ｌ　Ｂ　１
１内エントリにアドレス変換対１３が書込まれると同時
に、それまで同エントリに登録されていたアドレス変換
対がアドレス変換レジスタ１５に設定される。

さて、ＴＬＢＩＩの参照時には、アドレス生成回路１２
の指定するＴ　Ｌ　Ｂ　１１内エントリから読出される
アドレス変換対のうちの仮想ページアドレスとアクセス
対象仮想アドレス中の仮想ページアドレスとの一致の有
無が比較器１Ｂによって判別される。一方、アドレス変
換レジスタ１５に保持されているアドレス変換対のうち
の仮想ページアドレスとアクセス対象仮想アドレス中の
仮想ページアドレスとの一致の有無が比較器１７によっ
て判別される。またＴＬＢＩＩの参照時には、ＴＬＢＩ
Ｉ内エントリから読出されるアドレス変換対のうちの実
ページアドレス（ＲＰＡ）が選択回路１９の一方の入力
に供給される。この選択回路１９の他方の人力には、ア
ドレス変換レジスタ１５に保持されているアドレス変換
対のうちの実ページアドレスが供給される。

比較器１６．１７の一致判別結果はデコーダ１８に供給
される。デコーダ１８は比較器１６．１７の一致別結果
に応じて選択回路１９を制御する。即ちデコーダ１８は
、比較器ｔｅで一致有りが判別された場合、即ちＴ　Ｌ
　Ｂ　１１にヒツトした場合には、アドレス生成回路１
２の指定するＴ　Ｌ　Ｂ　１１内エントリのフィールド
１５ａからの実ページアドレスが選択され、比較器１７
で一致有りが判別された場合、即ちアドレス変換レジス
タ１５にヒツトした場合には、アドレス変換レジスタ１
５のフィールド１５ｂからのＸ　ページアドレスが選択
されるように、制御信号１８ａによって選択回路１９を
制御する。このデコーダ１８による選択制御によって選
択回路１９から選択出力される実ページアドレスはアク
セス対象仮想アドレス中のオフセット（ｏｆ！’５ｅｔ
）と連結されて、実アドレスが生成される。このように
アドレス変換レジスタ１５の出力は、１バンクのＴ　Ｌ
　Ｂ　１１が第４図に示す従来のアドレス変換バッファ
機構の一方のバンクであるＴＬＢセット４１−１に対応
するものとすると、同ＴＬＢセット４１−１と対を成す
もう一方のバンクであるＴ　Ｌ　Ｂ　４１−２の出力と
同様に扱われており、したがって第１図のアドレス変換
バッファ機構は、２バンク構成のセットアソシアティブ
方式のＴＬＢ４１を備えたアドレス変換バッファ機構と
同等の機能が得られる。

なお、比較器ｔｏ、　１７のいずれにおいても不一致が
判別された場合には、デコーダ１８はＴ　Ｌ　Ｂ　１１
およびアドレス変換レジスタ１５のいずれにもアクセス
対象仮想アドレス中の仮想ページアドレスと一致する仮
想ページアドレスを持つアドレス変換対が保持されてい
ないものとして、論理“１“のＴＬＢ　ミスヒツト信号
１８ｂを出力する。この場合には、例えば主記憶上に置
かれているアドレス変換テーブルを用いて仮想ページア
ドレスを実ページアドレスに変換するアドレス変換が行
われる。

そして、このアドレス変換によって求められた実ページ
アドレスを含む新たなアドレス変換対１３を、アドレス
生成回路１２の指定するＴ　Ｌ　Ｂ　１１内エントリに
登録するＴＬＢリプレースが発生し、その際に同エント
リから失われる以前のアドレス変換対が前記したように
アドレス変換レジスタ１５に保持される。

第２図はこの発明のアドレス変換バッファ機構の第２実
施例を示すブロック構成図であり、第１図と同一部分に
は同一符号を付して詳細な説明を省略する。

第２図において、２１は第４図のＴＬＢ４１と同様のセ
ットアソシアティブ方式を適用するＴＬＢであり、ＴＬ
Ｂセット２１−１およびＴＬＢセット２１−２の２バン
クで構成されている。２２はＴＬＢセット２１−１．２
１−２のいずれか一方に対するアドレス変換対１３の書
込みを制御する書込み制御回路である。書込み制御回路
２２は、ＴＬＢセット２１−１に対する書込みを必要と
する場合には書込み信号２２−１を出力し、ＴＬＢセッ
ト２１−２に対する書込みを必要とする場合には書込み
信号２２−２を出力するようになっている。

２３−１はＴＬＢセット２１−１．　２１−２から読出
されるアドレス変換対中の仮想ページアドレスのいずれ
か一方を制御信号２５ａに応じて選択する選択回路（Ｓ
　Ｅ　Ｌ）　、２３−２はＴＬＢセット２１−１．　２
１−２から読出されるアドレス変換対中の実ページアド
レスのいずれか一方を上記制御信号２５ａに応じて選択
する選択回路（Ｓ　Ｅ　Ｌ）である。２４は選択回路２
３−１および２３−２によって選択された仮想ページア
ドレスおよび実ページアドレスの対（即ちアドレス変換
対）を書込み信号２５ｂに応じて保持するアドレス変換
レジスタ、２５は書込み制御回路２２からの書込み信号
２２−１．２２−２の状態をデコードし、選択回路２３
−１．２３−２を制御する制御信号２５ａおよびアドレ
ス変換レジスタ２４に対する書込み信号（ラッチイネー
ブル信号）２５ｂを出力するデコーダである。

２Ｂ−１，２８−２はＴＬＢセット２１−１．２１−２
に対応して設けられた比較器、２７はアドレス変換レジ
スタ２４に対応して設けられた比較器である。比較器２
Ｂ−１，２８−２はアクセス対象仮想アドレス中の仮想
ページアドレスとＴＬＢセット２１−１．２１−２から
読出されるアドレス変換対中の仮想ページアドレスとを
比較して一致の有無を判別するのに用いられ、比較器２
７はアクセス対象仮想アドレス中の仮想ページアドレス
とアドレス変換レジスタ２４に保持されているアドレス
変換対中の仮想ページアドレスとを比較して一致の有無
を判別するのに用いられる。２８は比較器２Ｇ−１，２
８−２，２７の比較結果（判別結果）をデコードし、次
に述べる選択回路２９を制御するための制御信号（制御
情報）２８ａを出力すると共に、比較器２６−１．２６
−２．２７の全てで不一致が判別された場合にはＴＬＢ
ミスヒツト信号２８ｂを出力するデコーダ、２９はＴＬ
Ｂセット２１−１゜２１−２から読出されるアドレス変
換対中の実ページアドレスおよびアドレス変換レジスタ
２４に保持されているアドレス変換対中の実ページアド
レスのうちの１つをデコーダ２８からの制御信号２８ａ
に応じて選択する選択回路である。

次に第２図の構成の動作を説明する。

第２図のアドレス変換バッファ機構では、ＴＬＢ２１に
新たなアドレス変換対１３を登録する際に、ＴＬＢセッ
ト２１−１またはＴＬＢセット２１−２のいずれに書込
むかを決定するための書込み制御回路２２が設けられて
いる。書込み制御回路２２は、ＴＬＢセット２１−１に
書込み許可を与える場合には書込み信号２２−１を真に
し、ＴＬＢセット２１−２に書込み許可を与える場合に
は書込み信号２２−２を真にする。このＴＬＢリプレー
ス対象対象トントリＬＢセット２１−１またはＴＬＢセ
ット２１−２のいずれにするかを決定する論理について
は各種知られており、しかも本発明に直接関係しないこ
とから、説明は省略する。デコーダ２５は書込み制御回
路２２からの書込み信号２２−１．２２−２の状態をデ
コードし、書込み信号２２−１．２２−１のいずれか一
方が真の場合にアドレス変換レジスタ２４に対する書込
み信号２５ｂを真にすると共に、選択回路２３−１．２
３−２に対しては書込み信号２２−１または２２−２に
よって書込みが許可された側のＴＬＢセット（バンク）
から読出される仮想ページアドレスおよび実ページアド
レス（の対、即ち新たなアドレス変換対１３の登録によ
って失われることになるアドレス変換対）を選択させる
ような制御信号２５ａを出力する。この結果、ＴＬＢセ
ット２１−１または２１−２内のエントリに新たにアド
レス変換対１３が書込まれる際には、それまで同エント
リに登録されていたアドレス変換対（を構成する仮想ペ
ージアドレス、実ページアドレス）が選択回路２３−１
．２３−２によって選択され、同アドレス変換対はデコ
ーダ２５からの書込み信号２５ｂに応じてアドレス変換
レジスタ２４に保ｔ４される。即ち、ＴＬＢリプレース
時には、ＴＬＢ２１から失われるアドレス変換対がアド
レス変換レジスタ２４に保持される。

さて、ＴＬＢ２１の参照時には、アドレス生成回路１２
の指定するＴＬＢセット２１−１．２１−２内エントリ
から読出されるアドレス変換対のうちの仮想ページアド
レスとアクセス対象仮想アドレス中の仮想ページアドレ
スとの一致の有無が比較器２Ｂ−１゜２６−２によって
判別される。一方、アドレス変換しジスタ２４に保持さ
れたアドレス変換対のうちの仮想ページアドレスとアク
セス対象仮想アドレス中の仮想ページアドレスとの一致
の有無が比較器２７によって判別される。デコーダ２８
は比較器２Ｂ−１゜２８−２．２７の判別結果に応じて
選択回路２９を制御する。即ちデコーダ２８は、比較器
２６−１で一致有りが判別された場合にはＴＬＢセット
２１−１から読出されるアドレス変換対中の実ページア
ドレスが選択され、比較器２６−２で一致有りが判別さ
れた場合にはＴＬＢセット２１−２から読出されるアド
レス変換対中の実ページアドレスが選択され、比較器２
７で一致有りが判別された場合にはアドレス変換レジス
タ２４から出力されるアドレス変換対中の実ページアド
レスが選択されるように、制御信号２８ａによって選択
回路２９を制御する。選択回路２９によって選択された
実ページアドレスはアクセス対象仮想アドレス中のオフ
セットと連結されて、実アドレスが生成される。

上記したように２バンク構成のセットアソシアティブ方
式のＴＬＢ２１を備えた第２図のアドレス変換バッファ
機構によれば、ＴＬＢ２１から最も最近に失われたアド
レス変換対がアドレス変換レジスタ２４に保持され、同
レジスタ２４の内容がＴＬＢ２１参照時にＴＬＢ２１（
のＴＬＢセット２１−１゜２ｌ−２）内エントリと同様
に参照される構成となっているため、同一のＴＬＢエン
トリ上に、同時に３つの仮想ページアドレスが共存可能
であるかの如き動作が実現される。このような機能は、
バンク（ＴＬＢセット）間の優先度制御によらずに、最
も最近のＴＬリプレースで失われたアドレス変換対の参
照を可能とするもので、例えば命令実行上、３つの仮想
ページを必要とするような場合には、３バンク構成とす
るよりも有用性が高い。

第３図はこの発明のアドレス変換バッファ機構の第３実
施例を示すブロック構成図であり、第２図と同一部分に
は同一符号を付して詳細な説明を省略する。

第３図において、３１はＴ　Ｌ　Ｂ　２１に対するＴＬ
ＢリプレースによりＴＬＢ２１から失われたアドレス変
換対を最新のｎ回分保持するための記憶部である。記憶
部３１は、デコーダ２５からの書込み信号２５ｂに応じ
て同時に保持動作が行われるｎ段接続されたアドレス変
換レジスタａｔ−ｔ〜３１−ｎから成る。３２−１〜３
２−ｎは記憶部３１のアドレス変換レジスタ３１−１〜
３１−ｎに対応して設けられた比較器である。比較器３
２−１〜３２−ｎはアクセス対象仮想アドレス中の仮想
ページアドレスとアドレス変換レジスタ３１−１〜３１
ｎに保持されているアドレス変換対中の仮想ページアド
レスとを比較して一致の有無を判別するのに用いられる
。３３は比較器３２−１〜３２−ｎおよび第２図でも示
されている比較器２Ｂ−１，２６−２の各比較結果（判
別結果）をデコードし、次に述べる選択回路３４を制御
するための制御信号（制御情報）３３ａを出力すると共
に、比較器２Ｂ−１，２６−２゜３２−ｌ〜３２−ｎの
全てで不一致が判別された場合にはＴＬＢミスヒツト信
号３３ｂを出力するデコーダ、３４はＴＬＢセット２１
−１．２１−２から読出されるアドレス変換対中の実ペ
ージアドレスおよびアドレス変換レジスタ３１−１〜３
１−ｎに保持されているアドレス変換対中の実ページア
ドレスのうちの１つをデコーダ３３からの制御信号３３
ａに応じて選択する選択回路（Ｓ　Ｅ　Ｌ）である。

次に第３図の構成の動作を説明する。

まずＴＬＢセット２１−１または２１−２内のエントリ
に新たにアドレス変換対１８が書込まれる際には、それ
まで同エントリに登録されていたアドレス変換対（を構
成する仮想ページアドレス、実ページアドレス）が、第
２図におけるアドレス変換バラフッ機構と同様に、選択
回路２３−１．２３−２によって選択される。この選択
回路２３−１．２３−２によって選択されたアドレス変
換対は、記憶部３１内の初段のアドレス変換レジスタ３
１−１に供給される。また、この際には、デコーダ２５
から記憶部３１内のアドレス変換レジスタ３１−１〜３
１−ｎのラッチイネーブル端子ＬＥに供給される書込み
信号２５ｂが真に設定される。この結果、アドレス変換
レジスタ３１−１には、選択回路２３−１．２３−２に
よって選択されたアドレス変換対（即ち、今回のＴＬＢ
リプレースによりＴ　Ｌ　Ｂ　２１から失われるアドレ
ス変換対）が新たに保持され、同時にアドレス変換レジ
スタ３１−２〜３１−ｎにはそれぞれ前段のアドレス変
換レジスタに保持されていたアドレス変換対（即ち前回
乃至（ｎ−１）回前のＴＬＢリプレースによりＴＬＢ２
１から失われアドレス変換対）が移される。このように
して、記憶部３１には、最新のｎ回のＴＬＢリプレース
でＴ　Ｌ　Ｂ　２１から失われたアドレス変換対が保持
されることになる。

さて、ＴＬＢ２１の参照時には、アドレス生成回路１２
の指定するＴＬＢセット２１−１．２１−２内エントリ
から読出されるアドレス変換対中の仮想ページアドレス
は勿論、記憶部３１内のアドレス変換レジスタ３１−１
〜３１−ｎに保持されているｎ個のアドレス変換対中の
仮想ページアドレスも参照される。

即ち、アドレス変換レジスタ３１−１〜３１−ｎに保持
されているアドレス変換対中の仮想ページアドレスはそ
れぞれ比較器３２−１〜３２−ｎに供給され、アクセス
対象仮想アドレス中の仮想ページアドレスとの一致の有
無が判別される。このとき、アドレス生成回路１２の指
定するＴＬＢセット２１−１．２１−２内エントリから
読出されるアドレス変換対中の仮想ページアドレスとア
クセス対象仮想アドレス中の仮想ページアドレスとの一
致の有無が比較器２Ｂ−１゜２６−２によって判別され
ることは言うまでもない。

デコーダ３３は比較器２Ｂ−１，２８−２，３２−１〜
３２−ｎの判別結果に応じて選択回路３４を制御する。

即ちデコーダ３３は、比較器２Ｂ−１（ｉは１または２
）で一致有りが判別された場合にはＴＬＢセット２１−
１から読出されるアドレス変換対中の実ページアドレス
が選択され、比較器３２−ｊ　（ｊは１〜ｎのいずれか
）で一致有りが判別された場合にはアドレス変換レジス
タａｌ−ｊから出力されるアドレス変換対中の実ページ
アドレスが選択されるように、制御信号３３ａによって
選択回路３４を制御する。選択回路３４によって選択さ
れた実ページアドレスはアクセス対象仮想アドレス中の
オフセットと連結されて、実アドレスが生成される。

上記したように２バンク構成のセットアソシアティブ方
式のＴ　Ｌ　Ｂ　２１を備えた第３図のアドレス変換バ
ッファ機構によれば、ＴＬＢ２１から最新のｎ回のＴＬ
Ｂリプレースで失われたｎ個のアドレス変換対が記憶部
３１に保持され、同記憶部３１の全ての保持内容がＴＬ
Ｂ２１参照時にＴＬＢ２１（のＴＬＢセット２１−１．
２ｌ−２）内エントリと同様に参照される構成となって
いるため、同一のＴＬＢエントリ上に、同時にｎ＋２個
の仮想ページアドレスが共存可能であるかの如き動作が
実現される。

このような機能は、例えばマイクロプログラム制御でよ
り複雑な命令セットを実現しようとする場合等では極め
て有用性が高い。特にパイプライン方式の計算機等では
、マイクロプログラムの流れと非同期に割込みを発生す
ることは困難であって、ＴＬＢリプレースはマイクロプ
ログラム制御によることが多い。そうした場合、セット
アソシアティブ方式では、バンク間の優先度制御は非常
に解り難いものとなるので、本実施例によれば、こうし
た問題を解決することが可能である。また、パイプライ
ンのステージが多い場合には、特に複雑な命令セットを
考えなくても、パイプライン内で多くの仮想ページが同
時に要求されることが有り得る。この問題に対しては、
従来技術では制御が非常に複雑となるが、本実施例によ
れば、このような問題も容易に解決し得る。

なお本発明は前記Ｗ４１乃至第３実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲で種々変更
可能である。例えば、第１図のアドレス変換バッファ機
構において、アドレス変換レジスタ１５および比較器１
７等に代えて第３図の記憶部３１および比較５３２−１
〜３２−ｎ等を設け、同一のＴＬＢエントリ上に同時に
ｎ＋１個の仮想ページアドレスが共存可能であるかの如
き動作を実現することも可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、ＴＬＢ（アドレ
ス変換バッフ７）の書替えに伴って失われるアドレス変
換対が最新のｎ回の書替え分記憶手段に保持され、目的
仮想ページアドレスに対応するＴＬＢ内エフェントリド
レス変換対は勿論、上記記憶手段に保持されているｎ個
のアドレス変換対も、目的仮想ページアドレスと一致す
る仮想ページアドレスを持つか否かが調べられて、一致
する仮想ページアドレスが存在する場合には同アドレス
と対を成す実ページアドレスが用いられる構成としたの
で、ＴＬＢのバンクをｎバンク増設した場合と同等の機
能を得ることができる。したがって本発明を１バンク構
成の非セットアソシアティブ方式のＴＬＢを持つアドレ
ス変換バッファ機構に適用した場合には、２バンク或は
それ以上のセットアソシアティブ方式のＴＬＢと同等以
上のアドレス変換機能が実現でき、ハードウェア構成の
コンパクト化を図ることができる。また本発明をセット
アソシアティブ方式のＴＬＢを持つアドレス変換バッフ
ァ機構に適用した場合には、バンクを増設することなく
アドレス変換機能を向上することができる。またＴＬＢ
書替え時のバンク間優先度制御によっては、単なるセッ
トアソシアティブ方式のＴＬＢでは適切に処理できない
（即ちＴＬＢに残したいエントリの情報が失われてしま
う可能性がある）場合でも、対応が可能である。

即ち本発明は、成る時点で複数の仮想ページが同一のＴ
ＬＢエントリ上で実質的に共存可能とするためには、バ
ンク増設よりは有利である。

【図面の簡単な説明】

第１図はこの発明のアドレス変換バッフ７機構の第１実
施例を示すブロック構成図、第２図は同第２実施例を示
すブロック構成図、第３図は同第３実施例を示すブロッ
ク構成図、第４図は従来のアドレス変換バッファ機構の
ブロック構成図である。 １１、２１．４１・・・ＴＬＢ　（アドレス変換バッフ
ァ）、２１−１．２１−２．４１−１．４１２・・・Ｔ
ＬＢセット（バンク）、１２・・・アドレス生成回路、
１４．２２−１゜２２−２．２５ｂ　・・・書込み信号
、１５．２４．３１−１〜３１−ｎ・・・アドレス変換
レジスタ、１Ｂ、　　１７．２６−１．２６−２．２７
゜３２−１〜３２−ｎ、　４３−１．４３−２−・・比
較器、１８．２５．２８゜３３、４４・・・デコーダ、
１９．２３−１．２３−２．２９．３４゜４５・・・選
択回路（ＳＥＬ）、３１・・・記憶部。

Claims (4)

【特許請求の範囲】
1. （１）仮想ページアドレスおよび同アドレスに対応する
   実ページアドレスから成るアドレス変換対を含むアドレ
   ス変換情報を各エントリに記憶するための１バンク構成
   の非セットアソシアティブ方式のアドレス変換バッファ
   と、 このアドレス変換バッファの書替えに伴って失われる上
   記アドレス変換情報のうちの少なくとも上記アドレス変
   換対を、最新のｎ回の書替え分（ｎは１以上の整数）だ
   け保持するための記憶手段と、 アクセス対象仮想アドレスの仮想ページアドレスと同ペ
   ージアドレスに対応する上記アドレス変換バッファのエ
   ントリに記憶されている上記アドレス変換対のうちの仮
   想ページアドレスとを比較して一致の有無を判別する第
   １比較手段と、上記アクセス対象仮想アドレスの仮想ペ
   ージアドレスと上記記憶手段に保持されている最大ｎ個
   の上記アドレス変換対のうちの仮想ページアドレスとを
   比較して一致を検出するための第２比較手段と、 上記アクセス対象仮想アドレスの仮想ページアドレスに
   対応する上記アドレス変換バッファのエントリに記憶さ
   れている上記アドレス変換対のうちの実ページアドレス
   、および上記記憶手段に保持されている最大ｎ個の上記
   アドレス変換対のうちの実ページアドレスのなかから、
   上記第１または第２比較手段によって一致が判別された
   仮想ページアドレスと対を成す実ページアドレスを選択
   する選択手段と、 を具備することを特徴とするアドレス変換バッファ機構
   。
2. （２）仮想ページアドレスおよび同アドレスに対応する
   実ページアドレスから成るアドレス変換対を含むアドレ
   ス変換情報を各エントリに記憶するためのセットアソシ
   アティブ方式を適用するｍバンク（ｍは２以上の整数）
   構成のアドレス変換バッファと、 このアドレス変換バッファの書替えに伴って失われる上
   記アドレス変換情報のうちの少なくとも上記アドレス変
   換対を、最新のｎ回の書替え分（ｎは１以上の整数）だ
   け保持するための記憶手段と、 アクセス対象仮想アドレスの仮想ページアドレスと同ペ
   ージアドレスに対応する上記アドレス変換バッファのｍ
   個のエントリにそれぞれ記憶されている上記アドレス変
   換対のうちの仮想ページアドレスとを比較して一致の有
   無を判別する第１比較手段と、 上記アクセス対象仮想アドレスの仮想ページアドレスと
   上記記憶手段に保持されている最大ｎ個の上記アドレス
   変換対のうちの仮想ページアドレスとを比較して一致を
   検出するための第２比較手段と、 上記アクセス対象仮想アドレスの仮想ページアドレスに
   対応する上記アドレス変換バッファのｍ個のエントリに
   記憶されている上記アドレス変換対のうちの実ページア
   ドレス、および上記記憶手段に保持されている最大ｎ個
   の上記アドレス変換対のうちの実ページアドレスのなか
   から、上記第１または第２比較手段によって一致が判別
   された仮想ページアドレスと対を成す実ページアドレス
   を選択する選択手段と、 を具備することを特徴とするアドレス変換バッファ機構
   。
3. （３）上記ｎは１であり、上記記憶手段が１つのレジス
   タであることを特徴とする第１請求項または第２請求項
   記載のアドレス変換バッファ機構。
4. （４）上記ｎは２以上の整数であり、上記記憶手段がｎ
   段接続されたレジスタ群であることを特徴とする第１請
   求項または第２請求項記載のアドレス変換バッファ機構
   。