JPH0335381A - 携帯可能電子装置 - Google Patents
携帯可能電子装置Info
- Publication number
- JPH0335381A JPH0335381A JP1169623A JP16962389A JPH0335381A JP H0335381 A JPH0335381 A JP H0335381A JP 1169623 A JP1169623 A JP 1169623A JP 16962389 A JP16962389 A JP 16962389A JP H0335381 A JPH0335381 A JP H0335381A
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- JP
- Japan
- Prior art keywords
- data
- memory
- writing
- write
- control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、たとえば不揮発性のデータメモリおよびＣＰ
Ｕなとの制御素子を有するＩＣ（集積回路）チップを内
蔵した、いわゆるＩＣカードと称される携帯可能電子装
置に係り、特にそのデータメモリへのデータ書込み制御
方法を改良した携帯可能電子装置に関する。
Ｕなとの制御素子を有するＩＣ（集積回路）チップを内
蔵した、いわゆるＩＣカードと称される携帯可能電子装
置に係り、特にそのデータメモリへのデータ書込み制御
方法を改良した携帯可能電子装置に関する。
（従来の技術）
近年、新たな携帯可能なデータ記憶媒体として、消去可
能な不揮発性のデータメモリ（メモリ部）および、これ
らを制御するＣＰＵなどの制御素子を有するＩＣチップ
を内蔵した、いわゆるＩＣカードが開発されている。
能な不揮発性のデータメモリ（メモリ部）および、これ
らを制御するＣＰＵなどの制御素子を有するＩＣチップ
を内蔵した、いわゆるＩＣカードが開発されている。
通常、この種のＩＣカードは、外部装置（たとえば端末
装置）から動作電源、リセット信号、およびクロックパ
ルスなどの供給を受けて動作し、内蔵する制御素子によ
って内蔵するデータメモリをアクセスすることにより、
選択的に外部とのデータの入出力を行なうようになって
いる。
装置）から動作電源、リセット信号、およびクロックパ
ルスなどの供給を受けて動作し、内蔵する制御素子によ
って内蔵するデータメモリをアクセスすることにより、
選択的に外部とのデータの入出力を行なうようになって
いる。
さて、このようなＩＣカードにおいて、従来のデータメ
モリへのデータの書込制御は、制御素子から出力される
書込み信号によって行なっていた。
モリへのデータの書込制御は、制御素子から出力される
書込み信号によって行なっていた。
（発明が解決しようとする課題）
上記したように、制御素子から出力される書込み信号に
よってメモリ部へのデータ書込みを行なっていたため、
たとえば電源の異常動作、外部装置と通信するためのコ
ンタクト部のチャタリングや、信号ラインのノイズなど
により、制御素子の誤動作が生じ、それに伴ないメモリ
部への不当な書込みや、メモリ部の内容変化が発生する
６Ｊ能性があるという問題があった。
よってメモリ部へのデータ書込みを行なっていたため、
たとえば電源の異常動作、外部装置と通信するためのコ
ンタクト部のチャタリングや、信号ラインのノイズなど
により、制御素子の誤動作が生じ、それに伴ないメモリ
部への不当な書込みや、メモリ部の内容変化が発生する
６Ｊ能性があるという問題があった。
そこで、本発明は、たとえば電源の異常動作、外部装置
と通信するためのコンタクト部のチャタリング、信号ラ
インのノイズなどにより制御素子が誤動作し、メモリ部
に対して不当な書込みを行なったり、メモリ部の内容変
化が発生することを確実に防ＩＥできる携帯可能電子装
置を提供することを目的とする。
と通信するためのコンタクト部のチャタリング、信号ラ
インのノイズなどにより制御素子が誤動作し、メモリ部
に対して不当な書込みを行なったり、メモリ部の内容変
化が発生することを確実に防ＩＥできる携帯可能電子装
置を提供することを目的とする。
〔発明の構成コ
（課題を解決するための手段）
本発明は、メモリ部と、このメモリ部に対してデータの
書込みおよび読出しを行なうための制御素子を有し、選
択的に外部とのデータの入出力を行なう携帯可能電子装
置において、前記制御素子の管理下に位置し、前記メモ
リ部に対するデータの書込みを制御する書込み制御部を
具備し、この書込み制御部は記憶素子を有した回路で構
成し、少なくとも１つの情報により前記記憶素子を制御
する手段を有し、この手段で前記メモリ部に対するデー
タの書込みを許可状態にする機能および書込みを禁止状
態にする機能のいずれか一方を選択する選択手段を有し
′ている。
書込みおよび読出しを行なうための制御素子を有し、選
択的に外部とのデータの入出力を行なう携帯可能電子装
置において、前記制御素子の管理下に位置し、前記メモ
リ部に対するデータの書込みを制御する書込み制御部を
具備し、この書込み制御部は記憶素子を有した回路で構
成し、少なくとも１つの情報により前記記憶素子を制御
する手段を有し、この手段で前記メモリ部に対するデー
タの書込みを許可状態にする機能および書込みを禁止状
態にする機能のいずれか一方を選択する選択手段を有し
′ている。
（作用）
制御素子からの書込み信号を書込み制御部を介してメモ
リ部へ与え、メモリ部へのデータ書込みを制御すること
により、たとえば電源の異常動作、外部装置と通信する
ためのコンタクト部のチャタリング、信号ラインのノイ
ズなどにより制御素子が誤動作しても、メモリ部に対し
て不当な書込みを行なったり、メモリ部の内容変化が発
生することを確実に防止し、メモリ部内のデータを確保
できる。
リ部へ与え、メモリ部へのデータ書込みを制御すること
により、たとえば電源の異常動作、外部装置と通信する
ためのコンタクト部のチャタリング、信号ラインのノイ
ズなどにより制御素子が誤動作しても、メモリ部に対し
て不当な書込みを行なったり、メモリ部の内容変化が発
生することを確実に防止し、メモリ部内のデータを確保
できる。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は、本発明に係る携帯可能電子装置としてのＩＣ
カードの構成を示すものである。すなわち、１は外部装
置（たとえば端末装置）と電気的な接触を得るためのコ
ンタクト部で、電源電圧Ｖｅｃが供給される電源端子１
１、接地（Ｇ Ｎ Ｄ）端子１２、データの入出力（Ｉ
１０）端子１３、クロックパルスＣＬＫが入力される
パルス入力端子１４、リセット信号Ｒ５Ｔが入力される
リセット信号入力端子１５を備えている。
カードの構成を示すものである。すなわち、１は外部装
置（たとえば端末装置）と電気的な接触を得るためのコ
ンタクト部で、電源電圧Ｖｅｃが供給される電源端子１
１、接地（Ｇ Ｎ Ｄ）端子１２、データの入出力（Ｉ
１０）端子１３、クロックパルスＣＬＫが入力される
パルス入力端子１４、リセット信号Ｒ５Ｔが入力される
リセット信号入力端子１５を備えている。
２は全体的な制御を司る制御素子、３は各種データを記
憶するＥＥＰＲＯＭなどのデータメモリ（メモリ部）、
４はアクセスジェネレータ、５はメモリアクセス制御部
（書込み制御部）、６は電源検知回路である。制御素子
２は、ＣＰＵと、その動作用プログラムを記憶するプロ
グラムマスクＲＯＭと、外部装置との間でデータ伝送を
行なうシリアル入出力制御部を備えている。そして、制
御素子２、データメモリ３、アクセスジェネレータ４、
メモリアクセス制御部５、および電源検知回路６の相互
間は、アドレスバス７とデータバス８および各種制御信
号ラインで結合している。
憶するＥＥＰＲＯＭなどのデータメモリ（メモリ部）、
４はアクセスジェネレータ、５はメモリアクセス制御部
（書込み制御部）、６は電源検知回路である。制御素子
２は、ＣＰＵと、その動作用プログラムを記憶するプロ
グラムマスクＲＯＭと、外部装置との間でデータ伝送を
行なうシリアル入出力制御部を備えている。そして、制
御素子２、データメモリ３、アクセスジェネレータ４、
メモリアクセス制御部５、および電源検知回路６の相互
間は、アドレスバス７とデータバス８および各種制御信
号ラインで結合している。
制御素子２は、外部装置との間で選択的にデータの入出
力を行なう機能、およびデータメモリ３とアクセスジェ
ネレータ４とメモリアクセス制御部５を制御する機能を
有する。電源検知回路６は、外部装置から電源端子１１
に供給される１！ＩＳ？Ｒ電圧Ｖｃｃを検知して判定し
、その判定結果をメモリアクセス制御部５へ送る。メモ
リアクセス制御部５は、制御素子２の判断結果と、デー
タメモリ３の書込みサイクル情報と、外部装置からリセ
ット信号入力端子１５に供給されるリセット信号ＲＳＴ
。
力を行なう機能、およびデータメモリ３とアクセスジェ
ネレータ４とメモリアクセス制御部５を制御する機能を
有する。電源検知回路６は、外部装置から電源端子１１
に供給される１！ＩＳ？Ｒ電圧Ｖｃｃを検知して判定し
、その判定結果をメモリアクセス制御部５へ送る。メモ
リアクセス制御部５は、制御素子２の判断結果と、デー
タメモリ３の書込みサイクル情報と、外部装置からリセ
ット信号入力端子１５に供給されるリセット信号ＲＳＴ
。
および電源検知回路６の判定結果によりデータメモリ３
のライトイネーブル端子ＷＥを制御する。
のライトイネーブル端子ＷＥを制御する。
第２図は、メモリアクセス制御部５を詳細に示す回路図
である。すなわち、メモリアクセス許可／禁止制御用の
Ｄ形フリップフロップ回路（記憶素子、以後単にＦＦ回
路と略称する）１１は、たとえばメモリ空間の特定アド
レスで、かつ特定データビット上に割当てられ、制御素
子２によって管理されている。なお、第２図において、
１２はノア回路、１Ｂ、１４．１５はオア回路、１６は
スリーステートバスドライバ、１７はインヒビット回路
、１８．１９はアンド回路である。
である。すなわち、メモリアクセス許可／禁止制御用の
Ｄ形フリップフロップ回路（記憶素子、以後単にＦＦ回
路と略称する）１１は、たとえばメモリ空間の特定アド
レスで、かつ特定データビット上に割当てられ、制御素
子２によって管理されている。なお、第２図において、
１２はノア回路、１Ｂ、１４．１５はオア回路、１６は
スリーステートバスドライバ、１７はインヒビット回路
、１８．１９はアンド回路である。
本実施例では、アドレス０ＵＴＩでデータビットＤＯに
“１°を書込むと、ＦＦ回路１１はセットされ、データ
メモリ３への書込み許可状態となり、また“Ｏ”を書込
むと、ＦＦ回路１１はリセットされ、データメモリ３へ
の書込み禁止状態となる。ＦＦ回路１１の禁止条件は、
外部からのリセット信号ＲＳＴと、電源検知回路６の判
定結果（ＰＤＥＴ）と、データメモリ３のリードアクセ
ス時およびデータメモリ書込み状態の情報（ＷＲＣＹＣ
）の終了時に対応する。
“１°を書込むと、ＦＦ回路１１はセットされ、データ
メモリ３への書込み許可状態となり、また“Ｏ”を書込
むと、ＦＦ回路１１はリセットされ、データメモリ３へ
の書込み禁止状態となる。ＦＦ回路１１の禁止条件は、
外部からのリセット信号ＲＳＴと、電源検知回路６の判
定結果（ＰＤＥＴ）と、データメモリ３のリードアクセ
ス時およびデータメモリ書込み状態の情報（ＷＲＣＹＣ
）の終了時に対応する。
第３図は、特定のアドレスとデータで書込み許可／禁止
の動作を行なうタイミングチャートである。たとえばア
ドレスｒＡ Ａ Ａ Ａ４時、アクセスジェネレータ４
からアドレス０ＵＴＩが発生し、データバス８のビット
「０」に“１”を書込むと、ＦＦ回路１１がセットし、
書込み許可状態となる。
の動作を行なうタイミングチャートである。たとえばア
ドレスｒＡ Ａ Ａ Ａ４時、アクセスジェネレータ４
からアドレス０ＵＴＩが発生し、データバス８のビット
「０」に“１”を書込むと、ＦＦ回路１１がセットし、
書込み許可状態となる。
次に、アドレスバス ０００Ｊ時、アクセスジェネレー
タ４からアドレス０ＵＴ２が発生し、データバス８上の
データを書込むと、ＦＦ回路１１が許可状態であれば、
書込みパルスＷＲＥＮＢを出力し、データバス８上のデ
ータをデータメモリ３に書込む。このとき、書込みパル
スＷＲＥ Ｎ Ｂの立下りでデータメモリ３から書込み
状態情報ＷＲＣＹＣが出力される。次に、アドレスｒＡ
Ａ Ａ Ａ４時、アクセスジェネレータ４から０ＵＴ
１が発生し、データバス８のビットｒＯＪに“０”を書
込むと、ＦＦ回路１１がリセットされ、書込み禁止状態
となる。次に、アドレス０ＵＴＩＪ時、アクセスジェネ
レータ４から０ＵＴ２が発生し、データバス８上のデー
タを書込むと、ＦＦ回路１１が書込み禁止状態であり、
書込みパルスＷＲＥ Ｎ Ｂが発生しない。
タ４からアドレス０ＵＴ２が発生し、データバス８上の
データを書込むと、ＦＦ回路１１が許可状態であれば、
書込みパルスＷＲＥＮＢを出力し、データバス８上のデ
ータをデータメモリ３に書込む。このとき、書込みパル
スＷＲＥ Ｎ Ｂの立下りでデータメモリ３から書込み
状態情報ＷＲＣＹＣが出力される。次に、アドレスｒＡ
Ａ Ａ Ａ４時、アクセスジェネレータ４から０ＵＴ
１が発生し、データバス８のビットｒＯＪに“０”を書
込むと、ＦＦ回路１１がリセットされ、書込み禁止状態
となる。次に、アドレス０ＵＴＩＪ時、アクセスジェネ
レータ４から０ＵＴ２が発生し、データバス８上のデー
タを書込むと、ＦＦ回路１１が書込み禁止状態であり、
書込みパルスＷＲＥ Ｎ Ｂが発生しない。
［発明の効果コ
以上詳述したように本発明によれば、制御素子からの書
込み信号を書込み制御部を介してメモリ部へ与え、メモ
リ部へのデータ書込みを制御することにより、たとえば
電源の異常動作、外部装置と通信するためのコンタクト
部のチャタリング、信号ラインのノイズなどにより制御
素子が誤動作しても、メモリ部に対して不当な書込みを
行なったり、メモリ部の内容変化が発生することを確実
に防止し、メモリ部内のデータを確保できる携帯可能電
子装置を提供できる。
込み信号を書込み制御部を介してメモリ部へ与え、メモ
リ部へのデータ書込みを制御することにより、たとえば
電源の異常動作、外部装置と通信するためのコンタクト
部のチャタリング、信号ラインのノイズなどにより制御
素子が誤動作しても、メモリ部に対して不当な書込みを
行なったり、メモリ部の内容変化が発生することを確実
に防止し、メモリ部内のデータを確保できる携帯可能電
子装置を提供できる。
図は本発明の一実施例を示すもので、第１図はＩＣカー
ドの構成を示すブロック図、第２図はメモリアクセス制
御部の構成を示すブロック図、第３図は特定のアドレス
とデータで書込み許可／禁止の動作を行なうタイミング
チャートである。 １・・・コンタクト部、２・・・制御素子、３・・・デ
ータメモリ（メモリ部）、４・・・アクセスジェネレー
タ、５・・・メモリアクセス制御部（書込み制御部）、
６・・・電源検知回路、７・・・アドレスバス、８・・
・データバス。
ドの構成を示すブロック図、第２図はメモリアクセス制
御部の構成を示すブロック図、第３図は特定のアドレス
とデータで書込み許可／禁止の動作を行なうタイミング
チャートである。 １・・・コンタクト部、２・・・制御素子、３・・・デ
ータメモリ（メモリ部）、４・・・アクセスジェネレー
タ、５・・・メモリアクセス制御部（書込み制御部）、
６・・・電源検知回路、７・・・アドレスバス、８・・
・データバス。
Claims (2)
- （１）メモリ部と、このメモリ部に対してデータの書込
みおよび読出しを行なうための制御素子を有し、選択的
に外部とのデータの入出力を行なう携帯可能電子装置に
おいて、 前記制御素子の管理下に位置し、前記メモリ部に対する
データの書込みを制御する書込み制御部を具備し、この
書込み制御部は記憶素子を有した回路で構成し、少なく
とも１つの情報により前記記憶素子を制御する手段を有
し、この手段で前記メモリ部に対するデータの書込みを
許可状態にする機能および書込みを禁止状態にする機能
のいずれか一方を選択する選択手段を有することを特徴
とする携帯可能電子装置。 - （２）前記少なくとも１つの情報はただ１つのアドレス
情報で、かつ前記選択手段はデータであることを特徴と
する請求項１記載の携帯可能電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169623A JPH0335381A (ja) | 1989-06-30 | 1989-06-30 | 携帯可能電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169623A JPH0335381A (ja) | 1989-06-30 | 1989-06-30 | 携帯可能電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335381A true JPH0335381A (ja) | 1991-02-15 |
Family
ID=15889935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169623A Pending JPH0335381A (ja) | 1989-06-30 | 1989-06-30 | 携帯可能電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335381A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020250822A1 (ja) | 2019-06-10 | 2020-12-17 | Ｊｘｔｇエネルギー株式会社 | シラン化合物およびタンパク質変性剤を含んでなるシランカップリング剤組成物、ならびにそれを含むゴム組成物 |
| WO2020250824A1 (ja) | 2019-06-10 | 2020-12-17 | Ｊｘｔｇエネルギー株式会社 | シラン化合物およびタンパク質変性剤を含んでなるシランカップリング剤組成物、ならびにそれを含むゴム組成物 |
-
1989
- 1989-06-30 JP JP1169623A patent/JPH0335381A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020250822A1 (ja) | 2019-06-10 | 2020-12-17 | Ｊｘｔｇエネルギー株式会社 | シラン化合物およびタンパク質変性剤を含んでなるシランカップリング剤組成物、ならびにそれを含むゴム組成物 |
| WO2020250824A1 (ja) | 2019-06-10 | 2020-12-17 | Ｊｘｔｇエネルギー株式会社 | シラン化合物およびタンパク質変性剤を含んでなるシランカップリング剤組成物、ならびにそれを含むゴム組成物 |
| KR20220007163A (ko) | 2019-06-10 | 2022-01-18 | 에네오스 가부시키가이샤 | 실란 화합물 및 단백질 변성제를 포함하여 이루어지는 실란 커플링제 조성물, 및 그것을 포함하는 고무 조성물 |
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