JPH04310698A - メモリｉｃ - Google Patents
メモリｉｃInfo
- Publication number
- JPH04310698A JPH04310698A JP3075439A JP7543991A JPH04310698A JP H04310698 A JPH04310698 A JP H04310698A JP 3075439 A JP3075439 A JP 3075439A JP 7543991 A JP7543991 A JP 7543991A JP H04310698 A JPH04310698 A JP H04310698A
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- JP
- Japan
- Prior art keywords
- signal
- write
- cpu
- level
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えばカードＩＣ等
に用いられるようなフラッシュＥＥＰＲＯＭ（一括消去
可能なＰＲＯＭ）等のメモリＩＣに関し、特にコントロ
ール信号の誤動作によるデータ書込及び消去を防止でき
るメモリＩＣに関するものである。
に用いられるようなフラッシュＥＥＰＲＯＭ（一括消去
可能なＰＲＯＭ）等のメモリＩＣに関し、特にコントロ
ール信号の誤動作によるデータ書込及び消去を防止でき
るメモリＩＣに関するものである。
【０００２】
【従来の技術】図２は従来のメモリＩＣ例えばフラッシ
ュＥＥＰＲＯＭを示すブロック図である。図において、
１はチップイネーブル信号ＣＥ、出力イネーブル信号Ｏ
Ｅ及び書込イネーブル信号ＷＥ等のコントロール信号を
出力するＣＰＵ、２はデータバス１１、アドレスバス１
２及びコントロールバス１３を介してＣＰＵ１に結合さ
れたフラッシュＥＥＰＲＯＭである。
ュＥＥＰＲＯＭを示すブロック図である。図において、
１はチップイネーブル信号ＣＥ、出力イネーブル信号Ｏ
Ｅ及び書込イネーブル信号ＷＥ等のコントロール信号を
出力するＣＰＵ、２はデータバス１１、アドレスバス１
２及びコントロールバス１３を介してＣＰＵ１に結合さ
れたフラッシュＥＥＰＲＯＭである。
【０００３】データバス１１はフラッシュＥＥＰＲＯＭ
２からの読出データ並びにＣＰＵ１からの書込データを
伝送し、アドレスバス１２はＣＰＵ１からフラッシュＥ
ＥＰＲＯＭ２に対するアドレス信号を伝送し、コントロ
ールバス１３はＣＰＵ１からフラッシュＥＥＰＲＯＭ２
に対するコントロール信号ＣＥ、ＯＥ及びＷＥを伝送す
るようになっている。通常、各コントロール信号ＣＥ、
ＯＥ及びＷＥは、Ｌレベルでアクティブとなるため、そ
れぞれ、図示したように反転を示す「バー」が付されて
いる。
２からの読出データ並びにＣＰＵ１からの書込データを
伝送し、アドレスバス１２はＣＰＵ１からフラッシュＥ
ＥＰＲＯＭ２に対するアドレス信号を伝送し、コントロ
ールバス１３はＣＰＵ１からフラッシュＥＥＰＲＯＭ２
に対するコントロール信号ＣＥ、ＯＥ及びＷＥを伝送す
るようになっている。通常、各コントロール信号ＣＥ、
ＯＥ及びＷＥは、Ｌレベルでアクティブとなるため、そ
れぞれ、図示したように反転を示す「バー」が付されて
いる。
【０００４】次に、図２に示した従来のメモリＩＣの動
作について説明する。ＣＰＵ１は、コントロールバス１
３を介して、コントロール信号ＣＥ、ＯＥ及びＷＥを選
択的に出力すると共に、アドレスバス１２を介したアド
レス信号により、フラッシュＥＥＰＲＯＭ２内のアドレ
ス位置を指定し、データバス１１を介して所定アドレス
位置のデータの書込及び消去（以下、消去を含めて、単
に書込という）又は読出を行う。
作について説明する。ＣＰＵ１は、コントロールバス１
３を介して、コントロール信号ＣＥ、ＯＥ及びＷＥを選
択的に出力すると共に、アドレスバス１２を介したアド
レス信号により、フラッシュＥＥＰＲＯＭ２内のアドレ
ス位置を指定し、データバス１１を介して所定アドレス
位置のデータの書込及び消去（以下、消去を含めて、単
に書込という）又は読出を行う。
【０００５】例えば、データ読出の場合は、チップイネ
ーブル信号ＣＥによりＩＣチップを指定すると共に、出
力イネーブル信号ＯＥにより指定アドレスからのデータ
読出を行う。又、データ書込の場合は、チップイネーブ
ル信号ＣＥによりＩＣチップを指定すると共に、書込イ
ネーブル信号ＷＥにより指定アドレスに対して書込を行
う。このように、ＣＰＵ１からフラッシュＥＥＰＲＯＭ
２に対し、各バス１１〜１３を介して各種コマンドを入
力することにより、データの読出及び書込が行われる。
ーブル信号ＣＥによりＩＣチップを指定すると共に、出
力イネーブル信号ＯＥにより指定アドレスからのデータ
読出を行う。又、データ書込の場合は、チップイネーブ
ル信号ＣＥによりＩＣチップを指定すると共に、書込イ
ネーブル信号ＷＥにより指定アドレスに対して書込を行
う。このように、ＣＰＵ１からフラッシュＥＥＰＲＯＭ
２に対し、各バス１１〜１３を介して各種コマンドを入
力することにより、データの読出及び書込が行われる。
【０００６】
【発明が解決しようとする課題】従来のメモリＩＣは以
上のように、ＣＰＵ１からの各コントロール信号ＣＥ、
ＯＥ及びＷＥ並びにデータ信号によりデータ書込が行わ
れるので、ＣＰＵ１が誤動作した場合、コントロール信
号が誤動作となり、誤ったデータの書込（誤消去）が行
われてしまうという問題点があった。
上のように、ＣＰＵ１からの各コントロール信号ＣＥ、
ＯＥ及びＷＥ並びにデータ信号によりデータ書込が行わ
れるので、ＣＰＵ１が誤動作した場合、コントロール信
号が誤動作となり、誤ったデータの書込（誤消去）が行
われてしまうという問題点があった。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、コントロール信号の誤動作によ
るデータ書込を防止することができるメモリＩＣを得る
ことを目的とする。
ためになされたもので、コントロール信号の誤動作によ
るデータ書込を防止することができるメモリＩＣを得る
ことを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るメモリＩ
Ｃは、コントロール信号の誤動作を示すエラー信号に応
答してコントロール信号を無効にする書込保護回路を設
けたものである。
Ｃは、コントロール信号の誤動作を示すエラー信号に応
答してコントロール信号を無効にする書込保護回路を設
けたものである。
【０００９】
【作用】この発明においては、コントロール信号（書込
イネーブル信号）を無効にして、誤動作に基づくデータ
書込を防止する。
イネーブル信号）を無効にして、誤動作に基づくデータ
書込を防止する。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示すブロック図であ
り、１ＡはＣＰＵ１に対応しており、２、１１及び１２
は前述と同様のものである。この場合、ＣＰＵ１Ａは、
自身の誤動作によるコントロール信号（書込イネーブル
信号）ＣＥの誤動作を示すエラー信号ＥＲを出力する。
する。図１はこの発明の一実施例を示すブロック図であ
り、１ＡはＣＰＵ１に対応しており、２、１１及び１２
は前述と同様のものである。この場合、ＣＰＵ１Ａは、
自身の誤動作によるコントロール信号（書込イネーブル
信号）ＣＥの誤動作を示すエラー信号ＥＲを出力する。
【００１１】５はエラー信号ＥＲがＨレベル（アクティ
ブ）になるとＨレベルの書込防止信号ＷＰ及びリセット
信号ＲＳＴを出力する書込防止信号制御回路である。リ
セット信号ＲＳＴは、ＣＰＵ１Ａのリセット入力端子Ｒ
ＥＳＥＴに印加されており、エラー信号ＥＲをＬレベル
に復帰させる。
ブ）になるとＨレベルの書込防止信号ＷＰ及びリセット
信号ＲＳＴを出力する書込防止信号制御回路である。リ
セット信号ＲＳＴは、ＣＰＵ１Ａのリセット入力端子Ｒ
ＥＳＥＴに印加されており、エラー信号ＥＲをＬレベル
に復帰させる。
【００１２】２０は書込防止信号ＷＰに応答して書込イ
ネーブル信号ＷＥを無効にする書込保護回路であり、フ
ラッシュＥＥＰＲＯＭ２と一体構成となってフラッシュ
ＥＥＰＲＯＭ２に含まれている。書込保護回路２０は、
書込防止信号ＷＰに応答してＨレベルのトリガ信号Ａを
発生するトリガ発生器２１と、トリガ信号Ａをラッチす
るラッチ回路２２と、ラッチ回路２２からのラッチ信号
と書込イネーブル信号ＷＥとの論理和をとってフラッシ
ュＥＥＰＲＯＭ２に対する最終的な書込イネーブル信号
ＷＥを出力するオア回路２３とから構成されている。
ネーブル信号ＷＥを無効にする書込保護回路であり、フ
ラッシュＥＥＰＲＯＭ２と一体構成となってフラッシュ
ＥＥＰＲＯＭ２に含まれている。書込保護回路２０は、
書込防止信号ＷＰに応答してＨレベルのトリガ信号Ａを
発生するトリガ発生器２１と、トリガ信号Ａをラッチす
るラッチ回路２２と、ラッチ回路２２からのラッチ信号
と書込イネーブル信号ＷＥとの論理和をとってフラッシ
ュＥＥＰＲＯＭ２に対する最終的な書込イネーブル信号
ＷＥを出力するオア回路２３とから構成されている。
【００１３】次に、図１に示したこの発明の一実施例の
動作について説明する。通常は、ＣＰＵ１Ａは健全であ
り、エラー信号ＥＲがＬレベルであるため、書込防止信
号ＷＰはアクティブとなっておらず、トリガ信号Ａ即ち
ラッチ信号はＬレベルである。従って、ＣＰＵ１Ａから
の書込イネーブル信号ＷＥは、オア回路２３を介して、
フラッシュＥＥＰＲＯＭ２の書込イネーブル信号入力端
子に印加され、所定のデータ書込が行われる。
動作について説明する。通常は、ＣＰＵ１Ａは健全であ
り、エラー信号ＥＲがＬレベルであるため、書込防止信
号ＷＰはアクティブとなっておらず、トリガ信号Ａ即ち
ラッチ信号はＬレベルである。従って、ＣＰＵ１Ａから
の書込イネーブル信号ＷＥは、オア回路２３を介して、
フラッシュＥＥＰＲＯＭ２の書込イネーブル信号入力端
子に印加され、所定のデータ書込が行われる。
【００１４】一方、ＣＰＵ１Ａに故障が発生した場合、
ＣＰＵ１Ａは、エラー信号出力端子ＥＲＲＯＲからＨレ
ベルのエラー信号ＥＲを出力する。このエラー信号ＥＲ
により、書込防止信号制御回路５は、書込保護回路２０
内のトリガ発生器２１にＨレベルの書込防止信号ＷＰを
出力すると共に、ＣＰＵ１Ａのリセット信号入力端子Ｒ
ＥＳＥＴにＨレベルのリセット信号ＲＳＴを出力する。
ＣＰＵ１Ａは、エラー信号出力端子ＥＲＲＯＲからＨレ
ベルのエラー信号ＥＲを出力する。このエラー信号ＥＲ
により、書込防止信号制御回路５は、書込保護回路２０
内のトリガ発生器２１にＨレベルの書込防止信号ＷＰを
出力すると共に、ＣＰＵ１Ａのリセット信号入力端子Ｒ
ＥＳＥＴにＨレベルのリセット信号ＲＳＴを出力する。
【００１５】トリガ発生器２１は、Ａ入力にＨレベルの
書込防止信号ＷＰが入力されると、Ｈレベルのパルスか
らなるトリガ信号Ａをラッチ回路２２のＡ入力に出力す
る。 これにより、ラッチ回路２２は、Ｈレベルのラッチ信号
をオア回路２３の一方の入力端子に印加し続け、オア回
路２３の出力信号をＨレベルに保持する。
書込防止信号ＷＰが入力されると、Ｈレベルのパルスか
らなるトリガ信号Ａをラッチ回路２２のＡ入力に出力す
る。 これにより、ラッチ回路２２は、Ｈレベルのラッチ信号
をオア回路２３の一方の入力端子に印加し続け、オア回
路２３の出力信号をＨレベルに保持する。
【００１６】このとき、ＣＰＵ１ＡからＬレベルアクテ
ィブの書込イネーブル信号ＷＥがオア回路２３の他方の
入力端子に印加されるが、オア回路２３の出力信号がＨ
レベル状態を維持し続けるので、フラッシュＥＥＰＲＯ
Ｍ２は書込状態にはならない。
ィブの書込イネーブル信号ＷＥがオア回路２３の他方の
入力端子に印加されるが、オア回路２３の出力信号がＨ
レベル状態を維持し続けるので、フラッシュＥＥＰＲＯ
Ｍ２は書込状態にはならない。
【００１７】又、ＣＰＵ１Ａは、書込防止信号制御回路
５からのリセット信号ＲＳＴにより、故障状態がリセッ
トされて正常状態に復帰する。この結果、エラー信号Ｅ
ＲがＬレベルに復帰して書込防止信号ＷＰがＬレベルと
なり、トリガ発生器２１のトリガ信号ＡがＬレベルとな
るため、ラッチ回路２２は、オア回路２３にＬレベルの
ラッチ信号を印加し、ＣＰＵ１Ａからの書込イネーブル
信号ＷＥがオア回路２３を通過できるようにする。
５からのリセット信号ＲＳＴにより、故障状態がリセッ
トされて正常状態に復帰する。この結果、エラー信号Ｅ
ＲがＬレベルに復帰して書込防止信号ＷＰがＬレベルと
なり、トリガ発生器２１のトリガ信号ＡがＬレベルとな
るため、ラッチ回路２２は、オア回路２３にＬレベルの
ラッチ信号を印加し、ＣＰＵ１Ａからの書込イネーブル
信号ＷＥがオア回路２３を通過できるようにする。
【００１８】このように、ＣＰＵ１Ａからの書込イネー
ブル信号ＷＥが故障を示す場合には、エラー信号ＥＲに
基づいて書込防止信号ＷＰをＨレベル（アクティブ）と
し、書込保護回路２０により書込イネーブル信号ＷＥを
無効にすることができる。従って、フラッシュＥＥＰＲ
ＯＭ２が書込状態に入ることがなく、誤動作に基づくデ
ータの書込（誤消去）を防止することができる。
ブル信号ＷＥが故障を示す場合には、エラー信号ＥＲに
基づいて書込防止信号ＷＰをＨレベル（アクティブ）と
し、書込保護回路２０により書込イネーブル信号ＷＥを
無効にすることができる。従って、フラッシュＥＥＰＲ
ＯＭ２が書込状態に入ることがなく、誤動作に基づくデ
ータの書込（誤消去）を防止することができる。
【００１９】尚、上記実施例では、メモリＩＣがフラッ
シュＥＥＰＲＯＭ２の場合について説明したが、他のメ
モリＩＣに適用しても同等の効果を奏することは言うま
でもない。
シュＥＥＰＲＯＭ２の場合について説明したが、他のメ
モリＩＣに適用しても同等の効果を奏することは言うま
でもない。
【００２０】
【発明の効果】以上のようにこの発明によれば、コント
ロール信号の誤動作を示すエラー信号に応答してコント
ロール信号を無効にする書込保護回路を設け、コントロ
ール信号を無効にするようにしたので、コントロール信
号の誤動作によるデータ書込及び誤消去を防止すること
ができるメモリＩＣが得られる効果がある。
ロール信号の誤動作を示すエラー信号に応答してコント
ロール信号を無効にする書込保護回路を設け、コントロ
ール信号を無効にするようにしたので、コントロール信
号の誤動作によるデータ書込及び誤消去を防止すること
ができるメモリＩＣが得られる効果がある。
【図１】この発明の一実施例を示す構成図である。
【図２】従来のメモリＩＣを示すブロック図である。
１Ａ ＣＰＵ
２ フラッシュＥＥＰＲＯＭ（メモリＩＣ）５
書込防止信号制御回路 １１ データバス ２０ 書込保護回路 ２１ トリガ発生器 ２２ ラッチ回路 ２３ オア回路 ＷＥ 書込イネーブル信号（コントロール信号）
ＥＲ エラー信号 ＷＰ 書込防止信号
書込防止信号制御回路 １１ データバス ２０ 書込保護回路 ２１ トリガ発生器 ２２ ラッチ回路 ２３ オア回路 ＷＥ 書込イネーブル信号（コントロール信号）
ＥＲ エラー信号 ＷＰ 書込防止信号
Claims (1)
- 【請求項１】 コントロール信号によりデータの書込
が行われるメモリＩＣにおいて、前記コントロール信号
の誤動作を示すエラー信号に応答して前記コントロール
信号を無効にするための書込保護回路を設け、誤動作に
基づくデータ書込を防止したことを特徴とするメモリＩ
Ｃ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075439A JPH04310698A (ja) | 1991-04-09 | 1991-04-09 | メモリｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075439A JPH04310698A (ja) | 1991-04-09 | 1991-04-09 | メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04310698A true JPH04310698A (ja) | 1992-11-02 |
Family
ID=13576271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075439A Pending JPH04310698A (ja) | 1991-04-09 | 1991-04-09 | メモリｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04310698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254060B2 (en) | 2002-10-30 | 2007-08-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
-
1991
- 1991-04-09 JP JP3075439A patent/JPH04310698A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254060B2 (en) | 2002-10-30 | 2007-08-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
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