JPH0335684B2 - - Google Patents
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- JPH0335684B2 JPH0335684B2 JP60259457A JP25945785A JPH0335684B2 JP H0335684 B2 JPH0335684 B2 JP H0335684B2 JP 60259457 A JP60259457 A JP 60259457A JP 25945785 A JP25945785 A JP 25945785A JP H0335684 B2 JPH0335684 B2 JP H0335684B2
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
(発明の技術分野)
本発明は、マトリクス駆動装置に関し、特に、
複数の発光ダイオードで形成されるダイオードマ
トリクス中の各ダイオードを走査し、駆動制御す
るマトリクス駆動装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a matrix drive device, and in particular,
The present invention relates to a matrix drive device that scans and drives and controls each diode in a diode matrix formed of a plurality of light emitting diodes.
(発明の技術的背景とその問題点)
例えば、光学式座標入力装置には発光素子アレ
ーが含まれている。このアレーには複数の発光ダ
イオードがマトリクス状に配置されており、各発
光ダイオードは走査信号としての行信号及び列信
号やタイミング的に一致したときに発光、駆動さ
れるようになつている。(Technical background of the invention and its problems) For example, an optical coordinate input device includes a light emitting element array. A plurality of light emitting diodes are arranged in a matrix in this array, and each light emitting diode is designed to emit light and be driven when the row and column signals as scanning signals coincide with each other in timing.
ところで、走査信号は矩形状のパルス信号であ
るが、この種の入力装置においては、当該走査信
号の発生部等で故障が生じて走査信号が固定され
ると、それに対応する行−列位置に存在する発光
ダイオードのみが連続的に発光、駆動される。こ
のため、この発光ダイオードの寿命が短くなり、
あるいは連続駆動により破壊してしまう欠点があ
つた。 Incidentally, the scanning signal is a rectangular pulse signal, and in this type of input device, if a failure occurs in the scanning signal generating section and the scanning signal is fixed, the scanning signal is not fixed at the corresponding row-column position. Only the light emitting diodes present are continuously emitted and driven. Therefore, the lifespan of this light emitting diode is shortened,
Another drawback was that it could be destroyed by continuous driving.
(発明の目的)
本発明の目的は、発光ダイオードを指定する走
査信号が固定されても当該発光ダイオードが駆動
されることのない構成を有するマトリクス駆動装
置を提供することにある。(Object of the Invention) An object of the present invention is to provide a matrix drive device having a configuration in which the light emitting diode is not driven even if a scanning signal specifying the light emitting diode is fixed.
(発明の概要)
本発明は、走査信号が固定された時点で発光ダ
イオードを発光させるための駆動手段の駆動を停
止するようにしたことを特徴とする。(Summary of the Invention) The present invention is characterized in that the driving of the driving means for causing the light emitting diode to emit light is stopped when the scanning signal is fixed.
(発明の実施例)
以下、本発明の実施例を図面を参照して詳細に
説明する。(Embodiments of the Invention) Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第1図には本発明に係るマトリクス駆動装置が
示されている。このマトリクス駆動装置は発光ダ
イオードDを含むダイオードマトリクスを備え、
このダイオードマトリクスは行m×列nの構成を
有している。即ち、(m×n)個の発光ダイオー
ドは、D11〜D1o,D21〜D2o,……Dn1〜Dnoとし
てマトリクス状に配列されている。 FIG. 1 shows a matrix drive according to the invention. This matrix drive device includes a diode matrix including a light emitting diode D,
This diode matrix has an arrangement of m rows and n columns. That is, the (m×n) light emitting diodes are arranged in a matrix as D 11 to D 1o , D 21 to D 2o , . . . D n1 to D no .
これらの発光ダイオードDを駆動制御するため
の信号は、CPU10を介して供給されるように
なつている。即ち、CPU10の行信号出力端子
Ol1〜Olpからは複数の行制御信号Sl1〜Slpが、又
CPU10の列信号出力端子Or1〜Orgからは複数
の列制御信号Sr1〜Srgがそれぞれ出力される。複
数の行制御信号Sl1〜Slpは行アドレスデコーダ2
0の信号入力端子I1〜Ipにそれぞれ供給される。
複数の列制御信号Sr1〜Srgは列アドレスデコーダ
30の信号入力端子I1〜Igにそれぞれ供給され
る。 Signals for driving and controlling these light emitting diodes D are supplied via the CPU 10. That is, the row signal output terminal of the CPU 10
A plurality of row control signals Sl 1 to Sl p are output from Ol 1 to Ol p , and
A plurality of column control signals Sr 1 -Sr g are output from column signal output terminals Or 1 -Or g of the CPU 10, respectively. A plurality of row control signals Sl 1 to Sl p are supplied to the row address decoder 2.
0 signal input terminals I1 to Ip , respectively.
The plurality of column control signals Sr 1 -Sr g are supplied to signal input terminals I 1 -I g of the column address decoder 30, respectively.
行アドレスデコーダ20の信号出力端子O1〜
Onは、PNPトランジスタT1〜Tnを介してダイ
オードマトリクスの行側を駆動するm個のPNP
トランジスタQl1〜Qlnのベースにそれぞれ接続
されており、走査信号としての行信号SL1〜SLn
を出力する。トランジスタT1〜Tnのベースは共
通に接続されて接地されている。 Signal output terminal O 1 of row address decoder 20 ~
O n is m PNPs driving the row side of the diode matrix through PNP transistors T 1 to T n
They are connected to the bases of the transistors Ql 1 to Ql n , respectively, and the row signals SL 1 to SL n as scanning signals
Output. The bases of transistors T 1 -T n are commonly connected and grounded.
また、列アドレスデコーダ30の信号出力端子
O1〜Ooは、PNPトランジスタT′1〜T′oを介して
ダイオードマトリクスの列側を駆動するn個の
NPNトランジスタQr1〜Qroのベースにそれぞれ
接続されており、列信号SR1〜SRoを出力する。
トランジスタT′1〜T′oのベースは、リトリガブ
ル・モノステーブル・マルチバイブレータ40の
Q端子に共通に接続されている。このリトリガブ
ル・モノステーブル・マルチバイブレータ40と
しては、本実施例ではIC化されている
HD74LS123が用いられ、A及びB入力とClear入
力を有している。そして、A入力は“L”、B入
力は“H”に固定され、Clear入力はCPU10の
制御端子CONに接続されている。このリトリガ
ブル・モノステーブル・マルチバイブレータ40
は、A及びB入力が上述したように固定されてい
ると、Clear入力に“H”のパルス信号が入力さ
れた場合端子より“L”のパルス信号が出力さ
れ、Clear入力に“L”のパルス信号が入力され
た場合端子が“H”に遷移する。そして、
Clear入力が“L”又は“H”に保持されると、
Q端子は“H”状態に維持される。 Also, the signal output terminal of the column address decoder 30
O 1 to O o are n transistors that drive the column side of the diode matrix through PNP transistors T′ 1 to T′ o .
They are connected to the bases of NPN transistors Qr 1 to Qr o , respectively, and output column signals SR 1 to SR o .
The bases of the transistors T′ 1 to T′ o are commonly connected to the Q terminal of the retriggerable monostable multivibrator 40 . In this embodiment, the retriggerable monostable multivibrator 40 is implemented as an IC.
An HD74LS123 is used and has A and B inputs and a Clear input. The A input is fixed at "L", the B input is fixed at "H", and the Clear input is connected to the control terminal CON of the CPU 10. This retriggerable monostable multivibrator 40
If the A and B inputs are fixed as described above, when a "H" pulse signal is input to the Clear input, a "L" pulse signal will be output from the terminal, and a "L" pulse signal will be output to the Clear input. When a pulse signal is input, the terminal changes to "H". and,
When the Clear input is held at “L” or “H”,
The Q terminal is maintained in the "H" state.
トランジスタQl1〜Qlnのエミツタは駆動電圧
(+Vc.c.)源に共通接続されており、それぞれの
コレクタは各行の発光ダイオードのアノード側に
共通接続されている。また、トランジスタQr1〜
Qroのエミツタは共通に接続されて接地されてお
り、各コレクタは抵抗器R1〜Roをそれぞれ介し
て各列の発光ダイオードのカソード側に共通に接
続されている。 The emitters of the transistors Ql 1 to Ql n are commonly connected to a drive voltage (+Vc.c.) source, and their collectors are commonly connected to the anode side of the light emitting diodes in each row. Also, the transistor Qr 1 ~
The emitters of Qr o are commonly connected and grounded, and the collectors of each are commonly connected to the cathode sides of the light emitting diodes in each column via resistors R 1 to R o , respectively.
次に、本発明に係るマトリクス駆動装置の動作
を以下に説明する。 Next, the operation of the matrix drive device according to the present invention will be explained below.
CPU10は、図示しないパルス発振器から所
定周期のパルス信号を受信し、それに応じてダイ
オードマトリクスの所望の行−列にある発光ダイ
オードを一個毎に連続的に発行させるように、行
制御信号Sl1〜Slp及び列制御信号Sr1〜Srgを出力
する。この場合、両制御信号Sl1〜Slp及びSr1〜
Srgを出力する。この場合、両制御信号Sl1〜Slp
及びSr1〜Srgはいずれも矩形波信号である。 The CPU 10 receives a pulse signal of a predetermined period from a pulse oscillator (not shown), and in response to the pulse signal, generates row control signals Sl 1 to 1 to cause each light emitting diode in a desired row and column of the diode matrix to emit light continuously one by one. Sl p and column control signals Sr 1 to Sr g are output. In this case, both control signals Sl 1 ~ Sl p and Sr 1 ~
Output Sr g . In this case, both control signals Sl 1 ~ Sl p
and Sr 1 to Sr g are all rectangular wave signals.
いま、一例として、ダイオードD22を発光させ
る場合を考える。このダイオードD22は第2行及
び第2列に位置するものであり、行アドレスが
「2」、列アドレスが「2」とされなければならな
い。 Now, as an example, consider the case where the diode D 22 emits light. This diode D22 is located in the second row and second column, and the row address must be "2" and the column address must be "2".
そこで、CPU10は行制御信号Sl2を出力する
と共に列制御信号Sr2を出力する。従つて、行ア
ドレスデコーダ20の信号入力端子「Ip……I2,
I1」には「0……1、0」のアドレス信号が入力
されることになるので、行アドレスデコーダ20
はこのアドレス信号を「2」とデコードし、信号
出力端子O2より行信号SL2を走査信号として出力
する。また、列アドレスデコーダ30の信号入力
端子「Ig……I2,I1」には「0……1、0」のア
ドレス信号が入力されることになるので、列アド
レスデコーダ30はこのアドレス信号を「2」と
デコードし、信号出力端子O2より列信号SR2を走
査信号として出力する。 Therefore, the CPU 10 outputs the row control signal Sl 2 and also outputs the column control signal Sr 2 . Therefore, the signal input terminals of the row address decoder 20 "I p . . . I 2 ,
Since the address signal "0...1,0" will be input to " I1 ", the row address decoder 20
decodes this address signal as "2" and outputs the row signal SL 2 as a scanning signal from the signal output terminal O 2 . Further, since the address signal "0...1, 0" is input to the signal input terminal "Ig...I 2 , I 1 " of the column address decoder 30, the column address decoder 30 receives this address signal. is decoded as "2", and the column signal SR 2 is output as a scanning signal from the signal output terminal O 2 .
ところで、行アドレスデコーダ20の信号出力
端子O1〜Onは非走査時には“H”に保持されて
おり、上述した第2行の行信号SL2は“L”信号
として出力される。従つて、トランジスタT2は
そのコレクタが“L”に変化してONに切り換わ
るので、第2行の駆動トランジスタQl2はそのベ
ース電圧が“L”に変化する。一方、列アドレス
デコーダ30の信号出力端子O1〜Ooは非走査時
には“L”に保持されており、上述した第2列の
列信号SR2は“H”信号として出力される。ま
た、CPU10は列信号を出力する毎に制御端子
CONより“H”のパルス信号Pを出力するので、
リトリガブル・モノステーブル・マルチバイブレ
ータ40のClear入力にこのパルス信号Pが入力
され、その端子が“L”に変化する。これによ
り、トランジスタT′1〜T′oのベースが“L”に切
り換わる。従つて、トランジスタT′2は列信号
SR2によりそのエミツタが“H”に変化してON
するので、第2列の駆動トランジスタQr2はその
ベース電圧が“H”に変化する。よつて、正電圧
源+Vc.c.→トランジスタQl2のエミツタ・コレク
タ→ダイオードD22→抵抗器R2→トランジスタ
Qr2のコレクタ・エミツタ→接地の閉回路が形成
されることになるので、発光ダイオードD22のみ
が通電して発光する。 Incidentally, the signal output terminals O 1 to On of the row address decoder 20 are held at "H" during non-scanning, and the row signal SL 2 for the second row mentioned above is output as an "L" signal. Therefore, the collector of the transistor T2 changes to "L" and is turned on, so that the base voltage of the drive transistor Ql2 in the second row changes to "L". On the other hand, the signal output terminals O 1 to O o of the column address decoder 30 are held at "L" during non-scanning, and the column signal SR 2 of the second column mentioned above is output as an "H" signal. In addition, the CPU 10 outputs a control terminal every time it outputs a column signal.
Since the “H” pulse signal P is output from CON,
This pulse signal P is input to the Clear input of the retriggerable monostable multivibrator 40, and the terminal changes to "L". As a result, the bases of transistors T' 1 to T' o are switched to "L". Therefore, transistor T′ 2 is connected to the column signal
SR 2 changes the emitter to “H” and turns ON.
Therefore, the base voltage of the second column drive transistor Qr2 changes to "H". Therefore, positive voltage source + Vc.c. → emitter-collector of transistor Ql 2 → diode D 22 → resistor R 2 → transistor
Since a closed circuit is formed from the collector/emitter of Qr 2 to the ground, only the light emitting diode D 22 is energized and emits light.
以上がダイオードD22の発光を行う場合の制御
動作である。他のマトリクスダイオードを発光さ
せる場合も、CPU10から出力される行制御信
号Sl1〜Slp及び列制御信号Sr1〜Srgの信号状態に
よつてそれぞれ制御される。 The above is the control operation when the diode D22 emits light. When the other matrix diodes are caused to emit light, they are controlled by the signal states of the row control signals Sl 1 -Sl p and column control signals Sr 1 -Sr g output from the CPU 10, respectively.
ところで、パルス発振器あるいはCPU10に
異常が生じると、例えば、行信号Sl2及び列信号
Sr2が“L”又は“H”に固定される。従つて、
第2行のトランジスタQl2及び第2列のトランジ
スタQr2が導通状態を保持して、ダイオードD22
を連続的に発光させようとする。 By the way, if an abnormality occurs in the pulse oscillator or the CPU 10, for example, the row signal Sl 2 and the column signal
Sr2 is fixed at "L" or "H". Therefore,
The transistor Ql 2 in the second row and the transistor Qr 2 in the second column remain conductive, and the diode D 22
Try to make it emit light continuously.
しかるに、本実施例では、リトリガブル・モノ
ステーブル・マルチバイブレータ40のClear入
力がCPU10の制御端子CONに接続されている。
従つて、パルス発振器やCPU10に異常が生じ
た場合には、CPU10の制御端子CONも“L”
又は“H”のいずれかに固定されるので、リトリ
ガブル・モノステーブル・マルチバイブレータ4
0のClear入力が“L”又は“H”に保持され、
Q端子は“H”状態に維持される。よつて、トラ
ンジスタT′1〜T′oが不導通状態となり、駆動用の
トランジスタQr1〜Qroも全て不導通状態となる。
この結果、発光ダイオードD22は勿論、その他の
発光ダイオードDにも通電されることがないの
で、その破壊が防止される。 However, in this embodiment, the Clear input of the retriggerable monostable multivibrator 40 is connected to the control terminal CON of the CPU 10.
Therefore, if an abnormality occurs in the pulse oscillator or CPU 10, the control terminal CON of the CPU 10 will also be set to "L".
or “H”, so the retriggerable monostable multivibrator 4
Clear input of 0 is held at “L” or “H”,
The Q terminal is maintained in the "H" state. Therefore, transistors T' 1 to T' o become non-conductive, and all driving transistors Qr 1 to Qr o also become non-conductive.
As a result, not only the light emitting diode D22 but also the other light emitting diodes D are not energized, thereby preventing their destruction.
第2図には本発明の他の実施例が示されてい
る。この実施例において、CPU10のカウンタ
1とカウンタ2は図示しないパルス発振器からの
パルス信号をカウントし、カウントする毎に行制
御信号Sl1〜Slpと列制御信号Sr1〜Srgをそれぞれ
出力する。CPU10のカウンタ3はクロツク回
路10aからの所定数のクロツクが入力される毎
に負のパルス信号P′を出力する。この負のパルス
信号P′はコンデンサCt及び抵抗Rtを介してトラ
ンジスタT′1〜T′oのベースに加えられる。コンデ
ンサCtと抵抗Rtの時定数はパルス信号P′と同一
若しくは大きく設定されている。また、これらの
トランジスタT′1〜T′oのベースには、抵抗Rtを
介して電源電圧+Vc.c.が加えられている。尚、ク
ロツク回路10aは各カウンタの同期用としても
用いられている。 Another embodiment of the invention is shown in FIG. In this embodiment, counter 1 and counter 2 of the CPU 10 count pulse signals from a pulse oscillator (not shown) and output row control signals Sl 1 to Sl p and column control signals Sr 1 to Sr g each time they are counted. . The counter 3 of the CPU 10 outputs a negative pulse signal P' every time a predetermined number of clocks are input from the clock circuit 10a. This negative pulse signal P' is applied to the bases of transistors T' 1 to T' o via a capacitor Ct and a resistor Rt. The time constants of the capacitor Ct and the resistor Rt are set to be the same as or larger than the pulse signal P'. Further, a power supply voltage +Vc.c. is applied to the bases of these transistors T' 1 to T' o via a resistor Rt. Note that the clock circuit 10a is also used for synchronizing each counter.
この実施例において、通常は、行アドレスデコ
ーダ20及び列アドレスデコーダ30より行信号
SL1〜SLo及び列信号SR1〜SRoが出力される毎
に、CPU10のカウンタ3よりパルス信号P′が
出力され、このパルス信号P′がトランジスタ
T′〜T′oをONするので、発光ダイオードDが順
次走査され、発光する。 In this embodiment, the row address decoder 20 and the column address decoder 30 normally output the row signal.
Every time SL 1 to SL o and column signals SR 1 to SR o are output, a pulse signal P' is output from the counter 3 of the CPU 10, and this pulse signal P' is sent to the transistor.
Since T' to T' o are turned on, the light emitting diodes D are sequentially scanned and emit light.
これに対して、パルス発振器やCPU10に異
常が生じた場合には、CPU10のカウンタ3が
“L”又は“H”のいずれかに固定されるので、
トランジスタT′1〜T′oのベースには抵抗RTを介
して電源電圧+Vc.c.が連続的に加えられる。従つ
て、トランジスタT′1〜T′oが不導通となるので、
上述したと同様に全ての発光ダイオードDへの通
電が停止する。 On the other hand, if an abnormality occurs in the pulse oscillator or the CPU 10, the counter 3 of the CPU 10 is fixed to either "L" or "H".
A power supply voltage +Vc.c. is continuously applied to the bases of the transistors T' 1 to T' o via a resistor RT. Therefore, transistors T′ 1 to T′ o become non-conductive, so
In the same way as described above, power to all the light emitting diodes D is stopped.
第3図には本発明の更に他の実施例が示されて
いる。この実施例では、行アドレスデコーダ20
の信号出力端子O1〜Onと駆動用のPNPトランジ
スタQl1〜Qlnとの間にそれぞれリセツト付ワン
シヨツト・マルチバイブレータ50が配されてい
る。また、列アドレスデコーダ30の信号出力端
子O1〜Ooと駆動用のNPNトランジスタQr1〜Qro
との間にそれぞれリセツト付ワンシヨツト・マル
チバイブレータ50′が配されている。マルチバ
イブレータ50は、例えば、第4図に示すよう
に、行アドレスデコーダ20の各信号出力端子と
接続されるリセツト入力と、PNPトランジスタ
Ql1〜Qlnの各ベースと接続さる端子とを備え、
行信号のパルス幅と同一若しくはそれ以上のパル
ス幅で端子より負パルスを出力するように、コ
ンデンサCt′と抵抗Rt′にて時定数が設定されてい
る。このリセツト付マルチバイブレータ50はリ
セツト入力に負パルスが入力される毎に端子よ
り負パルスを出力する。従つて、行アドレスデコ
ーダ20より“L”レベルの行信号、例えば、行
信号SL2が出力されると、対応するリセツト付マ
ルチバイブレータ50の端子より負パルスが出
力され、PNPトランジスタQl2がONする。 FIG. 3 shows yet another embodiment of the invention. In this embodiment, row address decoder 20
A one-shot multivibrator 50 with a reset is disposed between the signal output terminals O 1 -O n and the driving PNP transistors Ql 1 -Ql n , respectively. Further, signal output terminals O 1 to O o of the column address decoder 30 and driving NPN transistors Qr 1 to Qr o
A one-shot multivibrator 50' with a reset is disposed between the two. For example, as shown in FIG. 4, the multivibrator 50 has a reset input connected to each signal output terminal of the row address decoder 20, and a PNP transistor.
Equipped with terminals connected to each base of Ql 1 to Ql n ,
A time constant is set by the capacitor Ct' and the resistor Rt' so that a negative pulse is output from the terminal with a pulse width equal to or greater than the pulse width of the row signal. This multivibrator with reset 50 outputs a negative pulse from the terminal every time a negative pulse is input to the reset input. Therefore, when a row signal of "L" level, for example, row signal SL 2 , is output from the row address decoder 20, a negative pulse is output from the corresponding terminal of the multivibrator with reset 50, and the PNP transistor Ql 2 is turned on. do.
また、他方のリセツト付マルチバイブレータ5
0′は、列アドレスデコーダ30の各信号出力端
子と接続されるリセツト入力と、NPNトランジ
スタQR1〜QRoの各ベースと接続されるQ端子と
を備え、上述したと同様に出力側の時定数が設定
されている。このリセツト付マルチバイブレータ
50′はリセツト入力に正パルスが入力される毎
にQ端子より正パルスを出力する。従つて、例え
ば、列アドレスデコーダ30より“H”レベルの
列信号SR2が出力されると、対応するリセツト付
マルチバイブレータ50′のQ端子より正パルス
が出力され、NPNトランジスタQR2がONする。
よつて、発光ダイオードD22が駆動され、発光す
る。 Also, the other multivibrator with reset 5
0' has a reset input connected to each signal output terminal of the column address decoder 30, and a Q terminal connected to each base of the NPN transistors QR 1 to QR o . A constant is set. This multivibrator with reset 50' outputs a positive pulse from the Q terminal every time a positive pulse is input to the reset input. Therefore, for example, when the column address decoder 30 outputs the column signal SR 2 at the "H" level, a positive pulse is output from the Q terminal of the corresponding multivibrator with reset 50', turning on the NPN transistor QR 2 . .
Therefore, the light emitting diode D22 is driven and emits light.
一方、パルス発振器やCPU10に異常が生じ
た場合には、行信号SL1〜SLn及び列信号SR1〜
SRoが固定されるので、リセツト付マルチバイブ
レータ50の群のQ端子は全て“H”レベルに保
持され、又リセツト付マルチバイブレータ50′
群のQ端子は全て“L”レベルに保持される。従
つて、駆動用の、トランジスタQl1〜Qln及びQr1
〜Qroが不導通状態に維持されるので、全てのダ
イオードDへの通電が停止する。 On the other hand, if an abnormality occurs in the pulse oscillator or CPU 10, the row signals SL 1 to SL n and the column signals SR 1 to
Since SR o is fixed, all Q terminals of the group of multivibrators 50 with reset are held at "H" level, and multivibrator 50' with reset
All Q terminals of the group are held at "L" level. Therefore, driving transistors Ql 1 to Ql n and Qr 1
Since ~Qr o is maintained in a non-conducting state, all diodes D are de-energized.
尚、第3図の実施例においては、リセツト付マ
ルチバイブレータ50群及び50′群のいずれか
を用いるだけでも同一の効果が得られる。 In the embodiment shown in FIG. 3, the same effect can be obtained by simply using either the 50 group or 50' group of multivibrators with reset.
(発明の効果)
本発明によれば、走査信号が固定された時点
で、発光ダイオードを発光するための駆動手段の
駆動を停止するようにしたことで、装置の故障等
により発光ダイオードが連続的に発光動作するの
を確実に防止することができる。従つて、長時間
に亘つて発光ダイオードを安定的に発光させ得る
マトリクス駆動装置を提供することができる。(Effects of the Invention) According to the present invention, the driving means for causing the light emitting diode to emit light is stopped when the scanning signal is fixed. It is possible to reliably prevent the light emitting operation from occurring. Therefore, it is possible to provide a matrix drive device that can cause the light emitting diodes to emit light stably over a long period of time.
第1図は本発明に係るマトリクス駆動装置の回
路構成図、第2図及び第3図はそれぞれ本発明の
他の実施例に係る回路構成図、第4図はリセツト
付マルチバイブレータの一例を示す図である。
10……CPU、20,30……アドレスデコ
ーダ、40……リトリガブル・モノステーブル・
マルチバイブレータ、50,50′……リセツト
付ワンシヨツト・マルチバイブレータ、Ql1〜
Qln……トラジスタ、Qr1〜Qro……〃、D11〜Dno
……発光ダイオード、Sl1〜Slp……行制御信号、
Sr1〜Srg……列制御信号。
FIG. 1 is a circuit diagram of a matrix drive device according to the present invention, FIGS. 2 and 3 are circuit diagrams according to other embodiments of the present invention, and FIG. 4 is an example of a multivibrator with reset. It is a diagram. 10...CPU, 20, 30...Address decoder, 40...Retriggerable monostable
Multivibrator, 50, 50'...One-shot multivibrator with reset, Ql 1 ~
Ql n ...transistor, Qr 1 ~Qr o ...〃, D 11 ~D no
……Light emitting diode, Sl 1 ~ Sl p ……Row control signal,
Sr 1 ~ Sr g ...Column control signal.
Claims (1)
れているダイオードマトリクスと、 前記複数の発光ダイオードを走査する為の走査
信号を出力する走査手段と、 前記走査信号に基づいて所定の発光ダイオード
を発光、駆動させる駆動手段と、 前記走査信号の変化状態を監視して、この変化
が予め設定された時間内に変化しない固定された
時点で前記駆動手段に駆動停止信号を出力する駆
動停止手段と、 を備えることを特徴とするマトリクス駆動装置。 2 前記駆動停止手段は、 単安定マルチバイブレータであること、 を特徴とする特許請求の範囲第1項に記載のマト
リクス駆動装置。[Claims] 1. A diode matrix in which a plurality of light emitting diodes are arranged in a matrix; a scanning means for outputting a scanning signal for scanning the plurality of light emitting diodes; and a scanning means for outputting a scanning signal for scanning the plurality of light emitting diodes. A driving means for emitting and driving the light emitting diode; and a driving means for monitoring the changing state of the scanning signal and outputting a driving stop signal to the driving means at a fixed point in time when the change does not occur within a preset time. A matrix drive device comprising: a stopping means; 2. The matrix drive device according to claim 1, wherein the drive stop means is a monostable multivibrator.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259457A JPS62118420A (en) | 1985-11-19 | 1985-11-19 | Matrix driving device |
| US06/931,668 US4772886A (en) | 1985-11-15 | 1986-11-17 | Matrix driver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259457A JPS62118420A (en) | 1985-11-19 | 1985-11-19 | Matrix driving device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62118420A JPS62118420A (en) | 1987-05-29 |
| JPH0335684B2 true JPH0335684B2 (en) | 1991-05-29 |
Family
ID=17334329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259457A Granted JPS62118420A (en) | 1985-11-15 | 1985-11-19 | Matrix driving device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118420A (en) |
-
1985
- 1985-11-19 JP JP60259457A patent/JPS62118420A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62118420A (en) | 1987-05-29 |
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