JPH0335855B2 - - Google Patents
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- JPH0335855B2 JPH0335855B2 JP56138934A JP13893481A JPH0335855B2 JP H0335855 B2 JPH0335855 B2 JP H0335855B2 JP 56138934 A JP56138934 A JP 56138934A JP 13893481 A JP13893481 A JP 13893481A JP H0335855 B2 JPH0335855 B2 JP H0335855B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- flip
- logic gate
- flop
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
本発明はフリツプフロツプ回路および分周回路
に関し特に容易に可変分周回路を形成することの
できるフリツプフロツプ回路および分周回路に関
する。
に関し特に容易に可変分周回路を形成することの
できるフリツプフロツプ回路および分周回路に関
する。
近年、電子時計あるいはブレーヤのモータ制御
など装置の集積（IC）化が進むにつれて色色な
分周回路が用いられている。なかでも簡単に分周
比を変えることのできる可変分周回路の実現が強
く望まれている。
など装置の集積（IC）化が進むにつれて色色な
分周回路が用いられている。なかでも簡単に分周
比を変えることのできる可変分周回路の実現が強
く望まれている。
従来、可変分周回路としてはリセツタブルカ
ウンタを用いたもの、あらかじめ複数の分周器
を用意しておき切り替えるものなどの構成がある
が、いずれもそのための素子数が多くなりIC化
が面倒であるという欠点を有している。
ウンタを用いたもの、あらかじめ複数の分周器
を用意しておき切り替えるものなどの構成がある
が、いずれもそのための素子数が多くなりIC化
が面倒であるという欠点を有している。
本発明の目的は、上述のかかる欠点を除去した
可変分周回路を簡単に構成することのできるフリ
ツプフロツプ回路（FFという）とそれを用いた
分周回路とを提供することにある。
可変分周回路を簡単に構成することのできるフリ
ツプフロツプ回路（FFという）とそれを用いた
分周回路とを提供することにある。
本発明のFFは、それぞれの入力と出力が交差
接続された第１および第２のゲート回路を含み形
成された基本フリツプフロツプ部と、前記第１お
よび第２のゲート回路のいずれか一方のゲート回
路を入力信号にかかわらず、制御信号により常に
開路状態にする制御回路とを備えて構成される。
接続された第１および第２のゲート回路を含み形
成された基本フリツプフロツプ部と、前記第１お
よび第２のゲート回路のいずれか一方のゲート回
路を入力信号にかかわらず、制御信号により常に
開路状態にする制御回路とを備えて構成される。
本発明の分周回路は、それぞれの入力と出力が
交差接続された第１および第２のゲート回路を含
み形成された基本フリツプフロツプ部と、前記第
１および第２のゲート回路のいずれか一方のゲー
ト回路を入力信号にかかわらず、制御信号により
常に開路状態にする制御回路とを備えてなる複数
個のフリツプフロツプ回路を縦続接続して構成さ
れる。
交差接続された第１および第２のゲート回路を含
み形成された基本フリツプフロツプ部と、前記第
１および第２のゲート回路のいずれか一方のゲー
ト回路を入力信号にかかわらず、制御信号により
常に開路状態にする制御回路とを備えてなる複数
個のフリツプフロツプ回路を縦続接続して構成さ
れる。
以下本発明について図面を参照し詳細に説明す
る。
る。
第１図は本発明のFFの第１の実施例を示す回
路図である。
路図である。
それぞれの入力と出力が交差接続された第１及
び第２のゲート回路としてのNAND回路N1と
NAND回路N2とはＲ−Ｓ形FF構成しておりその
入力にNAND回路N3とNAND回路N4が付加さ
れてＪ−Ｋ形の基本フリツプフロツプ部FF１が
形成され、更にN2の入力にはゲート回路G1の出
力が接続されて、N2を入力信号にかかわらず開
路状態にするところの制御回路２が形成されるこ
とから第１の実施例のFFはできている。
び第２のゲート回路としてのNAND回路N1と
NAND回路N2とはＲ−Ｓ形FF構成しておりその
入力にNAND回路N3とNAND回路N4が付加さ
れてＪ−Ｋ形の基本フリツプフロツプ部FF１が
形成され、更にN2の入力にはゲート回路G1の出
力が接続されて、N2を入力信号にかかわらず開
路状態にするところの制御回路２が形成されるこ
とから第１の実施例のFFはできている。
次に、このFFの動作を説明する。
まず、制御信号として“０”が与えられたと
きは、G1の出力は“１”となりこれがN2に与え
られる。この場合Ｊ−Ｋ形FF１は、Ｊ＝Ｋ＝
“０”で出力Ｑ，は入力信号パルスCpに関係な
く初めの状態を維持し、Ｊ＝“０”，Ｋ＝“１”で
はＱ＝“０”，＝“１”で安定し、Ｊ＝“１”，Ｋ
＝“０”ではＱ＝“１”，＝“０”で安定し、Ｊ＝
“１”，Ｋ＝“１”では入力信号パルス毎にＱ，
が反転するところの通常のＪ−Ｋ形FFとしての
動作を行う。
きは、G1の出力は“１”となりこれがN2に与え
られる。この場合Ｊ−Ｋ形FF１は、Ｊ＝Ｋ＝
“０”で出力Ｑ，は入力信号パルスCpに関係な
く初めの状態を維持し、Ｊ＝“０”，Ｋ＝“１”で
はＱ＝“０”，＝“１”で安定し、Ｊ＝“１”，Ｋ
＝“０”ではＱ＝“１”，＝“０”で安定し、Ｊ＝
“１”，Ｋ＝“１”では入力信号パルス毎にＱ，
が反転するところの通常のＪ−Ｋ形FFとしての
動作を行う。
次に、制御信号として“１”が与えられたと
きは、G1の出力は“０”となりこれがN2の入力
に与えられる。この結果N2の出力は入力信号
パルスCpにかかわりなく常に“１”すなわち開
路状態になる。この結果N1の出力ＱにはCpに対
応してその反転されたパルスが出力されることに
なる。
きは、G1の出力は“０”となりこれがN2の入力
に与えられる。この結果N2の出力は入力信号
パルスCpにかかわりなく常に“１”すなわち開
路状態になる。この結果N1の出力ＱにはCpに対
応してその反転されたパルスが出力されることに
なる。
すなわち、この第１の実施例のFFは制御信号
Ｎが“０”のときには通常のＪ−Ｋ形FFとして
動作し、が“１”のときには単なるインバータ
回路として動作する。
Ｎが“０”のときには通常のＪ−Ｋ形FFとして
動作し、が“１”のときには単なるインバータ
回路として動作する。
この第１の実施例のFFを分周回路とみたとき、
Ｎ＝“０”のときは1/2分周、＝“１”のときに
は非分周の一種の可変分周回路となることが分
る。
Ｎ＝“０”のときは1/2分周、＝“１”のときに
は非分周の一種の可変分周回路となることが分
る。
第２図は本発明のFFの第２の実施例を示す回
路図である。
路図である。
この実施例の回路は、第３図に示すようにI2L
（インテグレーテツド インジエクシヨン ロジ
ツク Integrated Injection Logic）を用いたＴ
形FF１１と制御回路１２とで形成されている。
このＴ形FF１１はケント・エフ・スミスによる
特開昭55−78622「I2Lフリツプフロツプ回路」に
より公知である。
（インテグレーテツド インジエクシヨン ロジ
ツク Integrated Injection Logic）を用いたＴ
形FF１１と制御回路１２とで形成されている。
このＴ形FF１１はケント・エフ・スミスによる
特開昭55−78622「I2Lフリツプフロツプ回路」に
より公知である。
このＴ形FFは、それぞれの入力と出力が交差
結合された第１および第２のゲートG11，G12は
基本フリツプフロツプ部を構成し、その制御手段
としてゲートG13〜G17とを含み、更にリセツト
入力用ゲートG18を備えている。そしてこのＴ形
FF１１は入力信号パルスに応じて交差結合ゲ
ートG11，G12の状態が制御され出力Ｑ，1，2
にはそれぞれ入力信号パルスの1/2分周波のパル
スが出力される。
結合された第１および第２のゲートG11，G12は
基本フリツプフロツプ部を構成し、その制御手段
としてゲートG13〜G17とを含み、更にリセツト
入力用ゲートG18を備えている。そしてこのＴ形
FF１１は入力信号パルスに応じて交差結合ゲ
ートG11，G12の状態が制御され出力Ｑ，1，2
にはそれぞれ入力信号パルスの1/2分周波のパル
スが出力される。
制御回路１２はゲートG19で構成されその２つ
の出力端子のうちの１つはリセツトゲートG18の
出力端子とFF制御ゲートG13の入力端子に接続さ
れ、もう１つの出力端子は交差ゲートG12の入力
端子に接続されている。
の出力端子のうちの１つはリセツトゲートG18の
出力端子とFF制御ゲートG13の入力端子に接続さ
れ、もう１つの出力端子は交差ゲートG12の入力
端子に接続されている。
次にこの第２の実施例のFFの動作について説
明する。
明する。
まず、制御信号として“０”が与えられたと
きは、ゲートG19の２つの出力は共に“１”すな
わち開路状態になるので、このゲートG19を付加
してもＴ形FF１１の動作は変化しない。
きは、ゲートG19の２つの出力は共に“１”すな
わち開路状態になるので、このゲートG19を付加
してもＴ形FF１１の動作は変化しない。
次に、制御信号として“１”が与えられたと
きは、ゲートG19の２つの出力は共に“０”（接
地点へほぼ短絡された状態）となるので、ゲート
G13，G12の出力は入力信号にかかわらず常に
“１”状態（開路状態）となる。この結果ゲート
G14，G11は単にインバータとしての動作をする
ことになるので入力信号に対応してその反転さ
れた波形の出力信号が1，2から送出される。
きは、ゲートG19の２つの出力は共に“０”（接
地点へほぼ短絡された状態）となるので、ゲート
G13，G12の出力は入力信号にかかわらず常に
“１”状態（開路状態）となる。この結果ゲート
G14，G11は単にインバータとしての動作をする
ことになるので入力信号に対応してその反転さ
れた波形の出力信号が1，2から送出される。
すなわち、この第２の実施例のFFは制御信号
Ｎが“０”のときには通常のＴ形FFとして動作
し、が“１”のときには単なるインバータ回路
として動作する。
Ｎが“０”のときには通常のＴ形FFとして動作
し、が“１”のときには単なるインバータ回路
として動作する。
この第２の実施例のFFも前述の第１の実施例
のFFと同様に、＝“０”のときには1/2分周、
Ｎ＝“１”のときには非分周の一種の可変分周回
路となる。
のFFと同様に、＝“０”のときには1/2分周、
Ｎ＝“１”のときには非分周の一種の可変分周回
路となる。
第４図は本発明のFFの第３の実施例を示す回
路図である。このFFは前述の第２の実施例と同
様にI2Lを用いたＴ形FF２１と制御回路２２から
なつている。その第２の実施例の回路と異なる点
は、このＴ形FF２１にはリセツト回路（第２図
のゲートG18）が無いことである。それに伴い制
御回路のゲートG28としては３出力端子のものを
用い、それぞれゲートG21，G24，G26の入力端子
へ接続されている。
路図である。このFFは前述の第２の実施例と同
様にI2Lを用いたＴ形FF２１と制御回路２２から
なつている。その第２の実施例の回路と異なる点
は、このＴ形FF２１にはリセツト回路（第２図
のゲートG18）が無いことである。それに伴い制
御回路のゲートG28としては３出力端子のものを
用い、それぞれゲートG21，G24，G26の入力端子
へ接続されている。
この実施例のFFの動作も前述の第２の実施例
のFFと同様に、制御信号＝“０”のときはゲー
トG28の出力は“１”（開路状態）となり、Ｔ形
FF２１は正常動作を行い、制御信号＝“１”の
ときにはゲートG28の出力は“０”となり、これ
がゲートG21，G24，G26に加えられるのでこれら
のゲートの出力は常に“１”（開路状態）となり、
入力信号はゲートG27，G25，G22を通りその反
転した形の信号が出力Ｑとして得られる。
のFFと同様に、制御信号＝“０”のときはゲー
トG28の出力は“１”（開路状態）となり、Ｔ形
FF２１は正常動作を行い、制御信号＝“１”の
ときにはゲートG28の出力は“０”となり、これ
がゲートG21，G24，G26に加えられるのでこれら
のゲートの出力は常に“１”（開路状態）となり、
入力信号はゲートG27，G25，G22を通りその反
転した形の信号が出力Ｑとして得られる。
従つて、この第３の実施例のFFも1/2分周およ
び非分周の一種の可変分周回路となることが分
る。
び非分周の一種の可変分周回路となることが分
る。
以上本発明のFFについて三つの実施例を挙げ
て詳細に説明したが、これまでの説明から明らか
な通り本発明のこれらの実施例のFFは通常のFF
に制御回路として単にゲートを一個付加するのみ
で、このゲートでFFの基本フリツプフロツプ部
を構成する一方のゲート回路を制御信号により回
路状態にすることにより、通常のFFを本来のFF
としての動作と単なるインバータとしての動作と
を制御信号により切り替え動作させることができ
る。
て詳細に説明したが、これまでの説明から明らか
な通り本発明のこれらの実施例のFFは通常のFF
に制御回路として単にゲートを一個付加するのみ
で、このゲートでFFの基本フリツプフロツプ部
を構成する一方のゲート回路を制御信号により回
路状態にすることにより、通常のFFを本来のFF
としての動作と単なるインバータとしての動作と
を制御信号により切り替え動作させることができ
る。
すなわち、本発明のFFは簡単な構成で多機能
の特性を有するFFが得られるという効果がある。
の特性を有するFFが得られるという効果がある。
次に、前述の本発明のFFを用いて構成される
本発明の分周回路について説明する。
本発明の分周回路について説明する。
第５図は本発明の第１の分周回路の第１の実施
例を示す回路図である。
例を示す回路図である。
前述の第１図に示した本発明のFFの第１の実
施例である制御回路を備えたＪ−Ｋ形FF（ただし
リセツト端子が付加してある。）FF2〜FF4の３個
と、制御回路の入力を常に低レベル状態に保持す
るためにその入力端子を接地してある前記Ｊ−
Ｋ形FF FF1の１個が、出力端子Ｑと入力端子Cp
とが順次接続されて縦続回路を形成しこの実施例
の回路はできている。
施例である制御回路を備えたＪ−Ｋ形FF（ただし
リセツト端子が付加してある。）FF2〜FF4の３個
と、制御回路の入力を常に低レベル状態に保持す
るためにその入力端子を接地してある前記Ｊ−
Ｋ形FF FF1の１個が、出力端子Ｑと入力端子Cp
とが順次接続されて縦続回路を形成しこの実施例
の回路はできている。
次にこの実施例の回路の動作を説明する。
まず、すべてのＪ，Ｋ端子は“１”レベルに保
たれており入力信号パルスの後縁でリセツトされ
るようリセツト信号が加えられているものとす
る。この状態で、初めに、制御信号として
“０”が与えられると前述のように制御回路の出
力は“１”（開路状態）となり、更にFF1の制御
端子は接地されているのでその制御回路の出力
も“１”（開路状態）となつているので、FF1〜
FF4はＪ−Ｋ形FFとしての正常動作を行う。従
つて入力信号パルスeiは各段のFFで1/2分周され
る結果出力信号パルスeoは入力信号パルスeiの1/
１６分周されたものとなる。
たれており入力信号パルスの後縁でリセツトされ
るようリセツト信号が加えられているものとす
る。この状態で、初めに、制御信号として
“０”が与えられると前述のように制御回路の出
力は“１”（開路状態）となり、更にFF1の制御
端子は接地されているのでその制御回路の出力
も“１”（開路状態）となつているので、FF1〜
FF4はＪ−Ｋ形FFとしての正常動作を行う。従
つて入力信号パルスeiは各段のFFで1/2分周され
る結果出力信号パルスeoは入力信号パルスeiの1/
１６分周されたものとなる。
次に、制御信号として“１”が与えられると
前述のようにFF2〜FF4の制御回路の出力は“０”
となりFFの交差回路の一方を開路にするので
FF2〜FF4は単なるインバータ回路としての動作
になり、一方FF1は常に＝“０”の状態にある
ので制御信号にかかわらずＪ−Ｋ形FFとしての
正常動作を行う。
前述のようにFF2〜FF4の制御回路の出力は“０”
となりFFの交差回路の一方を開路にするので
FF2〜FF4は単なるインバータ回路としての動作
になり、一方FF1は常に＝“０”の状態にある
ので制御信号にかかわらずＪ−Ｋ形FFとしての
正常動作を行う。
従つて、この場合出力信号パルスeoとしては
入力信号パルスeiの1/2分周されたものとなる。
入力信号パルスeiの1/2分周されたものとなる。
すなわち、この第１の実施例の分周回路は制御
信号＝“０”では1/16分周、＝“１”では1/2
分周の可変分周回路となる。
信号＝“０”では1/16分周、＝“１”では1/2
分周の可変分周回路となる。
このように本発明のFFを用いることにより極
めて簡単に可変分周回路を得ることができる。
めて簡単に可変分周回路を得ることができる。
第６図は本発明の第１の分周回路の第２の実施
例を示す回路である。
例を示す回路である。
第５図に示した第１の実施例の回路と異なる点
は、第５図のFF1の代りに、第１図に示した本発
明のFFの制御回路２を有しないところの通常の
Ｊ−Ｋ形FFであるところのFF′1を用いているこ
とである。かくすればFF′1は全く制御信号に関
係ないので、この実施例の回路も第１の実施例の
回路と同様に、1/2分周／1/16分周の可変分周回
路となる。第１の実施例に比べてFF′1として通
常のＪ−Ｋ形FFを用いても良いという効果を有
する。
は、第５図のFF1の代りに、第１図に示した本発
明のFFの制御回路２を有しないところの通常の
Ｊ−Ｋ形FFであるところのFF′1を用いているこ
とである。かくすればFF′1は全く制御信号に関
係ないので、この実施例の回路も第１の実施例の
回路と同様に、1/2分周／1/16分周の可変分周回
路となる。第１の実施例に比べてFF′1として通
常のＪ−Ｋ形FFを用いても良いという効果を有
する。
第７図は本発明の第１の分周回路の第３の実施
例を示す回路図である。
例を示す回路図である。
この実施例の回路は第４図に示したI2Lインバ
ータを用いた本発明のFFであるFF11，FF12を用
いたものである。
ータを用いた本発明のFFであるFF11，FF12を用
いたものである。
ただし第４図における入力ゲートG27は一つ
に纒めてくくり出し入力ゲートG31として設けて
ある。ゲートG32〜G34は回路のリセツト制御回
路であり、FF11とFF12とで公知の1/3分周回路を
形成している。FF11の制御回路端子は制御回
路の入力を低レベル状態に保持するために接地さ
れており、FF12の制御回路端子へは直接制御
信号が加えられるように接続されてこの実施例
の回路はできている。
に纒めてくくり出し入力ゲートG31として設けて
ある。ゲートG32〜G34は回路のリセツト制御回
路であり、FF11とFF12とで公知の1/3分周回路を
形成している。FF11の制御回路端子は制御回
路の入力を低レベル状態に保持するために接地さ
れており、FF12の制御回路端子へは直接制御
信号が加えられるように接続されてこの実施例
の回路はできている。
次に、この回路の動作を説明する。
初めに、制御回路信号が“０”のときは、こ
れまでの説明から明らかなようにFF11，FF12共
に制御回路の出力は開路状態になるので通常のＴ
形FFとしての動作をし、かつゲートG34の出力も
“１”（開路状態）になるので、入力信号パルスei
の1/3分周波が出力信号パルスeoとして出力され
る。
れまでの説明から明らかなようにFF11，FF12共
に制御回路の出力は開路状態になるので通常のＴ
形FFとしての動作をし、かつゲートG34の出力も
“１”（開路状態）になるので、入力信号パルスei
の1/3分周波が出力信号パルスeoとして出力され
る。
次に、制御回路信号が“１”のときは、
FF12は単なるインバータ回路として動作し、か
つゲートG34の出力は“０”となりFF11，FF12の
出力に無関係にゲートG32の出力は“１”従つて
ゲートG33の出力は“０”となりFF11，F12はリ
セツトされなくなる。（FF11，F12のＱ出力がい
ずれも“１”のときにリセツトされる回路構成に
なつている。）従つてFF11は通常の1/2分周回路
として動作し、FF12は非分周回路として動作す
るのでこの回路の出力からは入力信号パルスeiの
１／２分周波が出力信号パルスeoとして出力され
る。
FF12は単なるインバータ回路として動作し、か
つゲートG34の出力は“０”となりFF11，FF12の
出力に無関係にゲートG32の出力は“１”従つて
ゲートG33の出力は“０”となりFF11，F12はリ
セツトされなくなる。（FF11，F12のＱ出力がい
ずれも“１”のときにリセツトされる回路構成に
なつている。）従つてFF11は通常の1/2分周回路
として動作し、FF12は非分周回路として動作す
るのでこの回路の出力からは入力信号パルスeiの
１／２分周波が出力信号パルスeoとして出力され
る。
すなわちこの第３の実施例の回路も極めて簡単
な構成で1/2分周／1/3分周の可変分周回路が得ら
れることになる。
な構成で1/2分周／1/3分周の可変分周回路が得ら
れることになる。
第８図は本発明の第２の分周回路の一実施例を
示す回路図である。
示す回路図である。
第５図に示した第１の分周回路の第１の実施例
の回路と異なる点は、第５図のFF2〜FF4に含れ
る制御回路を形成するゲートを外に出して一つに
纒めてゲートG40とし、FF′2〜FF′4はFFの交差回
路を形成する第１の回路および第２の回路のいず
れか一方の回路への外部制御入力端子1を設け
そこにゲート回路G40を介して制御信号を印加
できるようにしたことである。従つてこの回路も
前述の第１の実施例の回路と同様に、制御信号
＝“０”で1/16分周、＝“１”で1/2分周の可変
分周回路となる。
の回路と異なる点は、第５図のFF2〜FF4に含れ
る制御回路を形成するゲートを外に出して一つに
纒めてゲートG40とし、FF′2〜FF′4はFFの交差回
路を形成する第１の回路および第２の回路のいず
れか一方の回路への外部制御入力端子1を設け
そこにゲート回路G40を介して制御信号を印加
できるようにしたことである。従つてこの回路も
前述の第１の実施例の回路と同様に、制御信号
＝“０”で1/16分周、＝“１”で1/2分周の可変
分周回路となる。
この実施例の回路では制御回路のゲートを各
FFに設けずに一つに纒めて設けてあるので、ゲ
ートG40のフアンアウト数に限定されることにな
るが段数の少い場合は全体の素子数を減らす点に
おいてよりIC化が容易になるという効果を有す
る。
FFに設けずに一つに纒めて設けてあるので、ゲ
ートG40のフアンアウト数に限定されることにな
るが段数の少い場合は全体の素子数を減らす点に
おいてよりIC化が容易になるという効果を有す
る。
以上本発明の分周回路について、４つの実施例
を挙げて詳細説明したがいずれの場合も本発明の
FFを用いることにより極めて簡単に回路を構成
することができるという効果を有している。
を挙げて詳細説明したがいずれの場合も本発明の
FFを用いることにより極めて簡単に回路を構成
することができるという効果を有している。
なおこれまでの説明においてはFFとして
NAND回路によるＪ−Ｋ形FF，I2LT形FFを例
として用いたが、本発明の趣旨は何もこれに限定
されるわけではなく、例えばNOR回路によるＪ
−Ｋ形FF、Ｄ形FFなど他の形のFFにも適用さ
れるものであり、又制御回路も最も簡単な例とし
てゲート回路を用いたがこれも同じ機能を有する
他の回路であつても良いことは言うまでもない。
さらに又、制御回路の出力を開路状態に保持する
保持回路として単に接地回路を用いたがこれも同
等の効果を有する他の回路であつても良いことは
もち論である。なお又、分周回路に用いたFFの
数も実施例のものに限定されることなく、分周比
に応じた数のFFを用いても良いことは言うまで
もない。
NAND回路によるＪ−Ｋ形FF，I2LT形FFを例
として用いたが、本発明の趣旨は何もこれに限定
されるわけではなく、例えばNOR回路によるＪ
−Ｋ形FF、Ｄ形FFなど他の形のFFにも適用さ
れるものであり、又制御回路も最も簡単な例とし
てゲート回路を用いたがこれも同じ機能を有する
他の回路であつても良いことは言うまでもない。
さらに又、制御回路の出力を開路状態に保持する
保持回路として単に接地回路を用いたがこれも同
等の効果を有する他の回路であつても良いことは
もち論である。なお又、分周回路に用いたFFの
数も実施例のものに限定されることなく、分周比
に応じた数のFFを用いても良いことは言うまで
もない。
以上詳細に説明した通り本発明のFFは、FFを
形成する交差接続された第１および第２のゲート
回路のいずれか一方のゲート回路を入力信号にか
かわらず制御信号により開路状態にする極めて簡
単な制御回路（原則的にはゲート１個）を有して
いるので、正常のFF動作と単なるインバータと
しての動作を行う多機能のFFを提供できるとい
う効果を有している。
形成する交差接続された第１および第２のゲート
回路のいずれか一方のゲート回路を入力信号にか
かわらず制御信号により開路状態にする極めて簡
単な制御回路（原則的にはゲート１個）を有して
いるので、正常のFF動作と単なるインバータと
しての動作を行う多機能のFFを提供できるとい
う効果を有している。
更にこの本発明のFFを用いた分周回路は、そ
のFFの多機能性により容易に可変分周回路を構
成できることになるので、従来のように、リセツ
タブルカウンタとか、あらかじめ２種の分周回路
を用意し切り替え回路を設けるとかの必要性がな
くなるので従来困難であつたIC化も容易に行う
ことができると言う効果を有する。
のFFの多機能性により容易に可変分周回路を構
成できることになるので、従来のように、リセツ
タブルカウンタとか、あらかじめ２種の分周回路
を用意し切り替え回路を設けるとかの必要性がな
くなるので従来困難であつたIC化も容易に行う
ことができると言う効果を有する。
第１図，第２図および第４図はそれぞれ本発明
のフリツプフロツプ回路の第１，第２および第３
の実施例を示す回路図、第３図はI2Lゲートの説
明図、第５図，第６図および第７図はそれぞれ本
発明の第１の分周回路の第１，第２および第３の
実施例を示す回路図、第８図は本発明の第２の分
周回路の一実施例を示す回路図である。 図において、１…Ｊ−Ｋ形FF、２，１２，２
２…制御回路、１１，２１…Ｔ形FF、N1〜N4…
NAND回路、G1，G11〜G19，G21〜G28，G31〜
G34…ゲート、FF1〜FF4，FF′1，F′2〜F′4…フリ
ツプフロツプ回路（FF）、…制御信号（制御信
号端子）、1…外部制御入力端子、ei…入力信号
パルス、eo…出力信号パルス。
のフリツプフロツプ回路の第１，第２および第３
の実施例を示す回路図、第３図はI2Lゲートの説
明図、第５図，第６図および第７図はそれぞれ本
発明の第１の分周回路の第１，第２および第３の
実施例を示す回路図、第８図は本発明の第２の分
周回路の一実施例を示す回路図である。 図において、１…Ｊ−Ｋ形FF、２，１２，２
２…制御回路、１１，２１…Ｔ形FF、N1〜N4…
NAND回路、G1，G11〜G19，G21〜G28，G31〜
G34…ゲート、FF1〜FF4，FF′1，F′2〜F′4…フリ
ツプフロツプ回路（FF）、…制御信号（制御信
号端子）、1…外部制御入力端子、ei…入力信号
パルス、eo…出力信号パルス。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２の論理ゲートを有し前記第１
の論理ゲートの出力を前記第２の論理ゲートの入
力に前記第２の論理ゲートの出力を前記第１の論
理ゲートの入力にそれぞれ接続したフリツプフロ
ツプ部と、パルス信号を受けこのパルス信号が到
来する毎に前記フリツプフロツプ部の出力保持状
態を反転させる回路手段と、制御信号を受けこの
制御信号が供給されている間前記第１の論理ゲー
トが開状態を保持するように前記第２の論理ゲー
トの出力を所定の論理レベルに固定する手段とを
備え、前記第１の論理ゲートが前記開状態を保持
している間前記パルス信号と同じ周期の信号が前
記第１の論理ゲートの出力に現われることを特徴
とするフリツプフロツプ回路。 ２ 複数のフリツプフロツプ回路であつて、第１
および第２の論理ゲートを含み前記第１の論理ゲ
ートの出力を前記第２の論理ゲートの入力に前記
第２の論理ゲートの出力を前記第１の論理ゲート
の入力にそれぞれ接続したフリツプフロツプ部、
入力端子、前記第１の論理ゲートの出力に接続さ
れた出力端子、前記入力端子にパルス信号が到来
する毎に前記フリツプフロツプ部の出力保持状態
を反転させる回路手段、制御端子、ならびにこの
制御端子に制御信号が供給されている間前記第１
の論理ゲートが開状態を保持するように前記第２
の論理ゲートの出力を所定の論理レベルに固定す
る手段を各々が有し、前記第１の論理ゲートが開
状態を保持している間前記入力端子へのパルス信
号と同じ周期の信号が前記出力端子に現われる複
数のフリツプフロツプ回路と、初段のフリツプフ
ロツプ回路の入力端子に分周すべき信号を供給す
る手段と、前段のフリツプフロツプ回路の出力端
子が後段のフリツプフロツプ回路の入力端子に接
続されるように前記複数のフリツプフロツプ回路
を縦続接続する手段と、前記複数のフリツプフロ
ツプ回路のうち選択された一つ又は所定数のフリ
ツプフロツプ回路の制御端子に前記制御信号を供
給する手段と、最終段のフリツプフロツプ回路の
出力端子から出力信号を得る手段とを備えること
を特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138934A JPS5840921A (ja) | 1981-09-03 | 1981-09-03 | フリツプフロツプ回路および分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138934A JPS5840921A (ja) | 1981-09-03 | 1981-09-03 | フリツプフロツプ回路および分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840921A JPS5840921A (ja) | 1983-03-10 |
| JPH0335855B2 true JPH0335855B2 (ja) | 1991-05-29 |
Family
ID=15233554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138934A Granted JPS5840921A (ja) | 1981-09-03 | 1981-09-03 | フリツプフロツプ回路および分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840921A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191927A (ja) * | 1983-03-26 | 1984-10-31 | Fuji Facom Corp | 同期回路 |
-
1981
- 1981-09-03 JP JP56138934A patent/JPS5840921A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| LEE MAXWELL,CARIOS MARAZZI,DIPL-LNG=1966 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5840921A (ja) | 1983-03-10 |
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