JPS5840921A - フリツプフロツプ回路および分周回路 - Google Patents
フリツプフロツプ回路および分周回路Info
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- JPS5840921A JPS5840921A JP56138934A JP13893481A JPS5840921A JP S5840921 A JPS5840921 A JP S5840921A JP 56138934 A JP56138934 A JP 56138934A JP 13893481 A JP13893481 A JP 13893481A JP S5840921 A JPS5840921 A JP S5840921A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフリツプフロツプ回路および分周回路に関し％
に容易に可変分周回路を形成することのできる７す、プ
フロップ回路および分周回路に関する。
に容易に可変分周回路を形成することのできる７す、プ
フロップ回路および分周回路に関する。
近年、電子時計あるいはプレーヤのモータ制御など装置
の集積（Ｉ Ｃ’）化が進むＫっれて色色な分周回路が
用いられている。なかでも簡単に分周比を変えることの
できる可変分周回路の実現が強く望まれている。
の集積（Ｉ Ｃ’）化が進むＫっれて色色な分周回路が
用いられている。なかでも簡単に分周比を変えることの
できる可変分周回路の実現が強く望まれている。
従来、可変分周回路としては■リセッタブルヵウンタを
用いたもの、■あらかじめ複数の分局器を用意しておき
切シ替えるものなどの構成があるが、いずれもそのため
の素子数が多くなりＩＣ化が面倒であるという欠点を有
している。
用いたもの、■あらかじめ複数の分局器を用意しておき
切シ替えるものなどの構成があるが、いずれもそのため
の素子数が多くなりＩＣ化が面倒であるという欠点を有
している。
本発明の目的は、上述のかかる欠点を除去した可変分周
回路を簡単に構成することのできるフリツプフロツプ回
路（ＦＦという）とそれを用いた分周回路とを提供する
ととＫある。
回路を簡単に構成することのできるフリツプフロツプ回
路（ＦＦという）とそれを用いた分周回路とを提供する
ととＫある。
本発明ＯＦＦは、それぞれの入力と田方が交差接続され
た第１の回路と、第２の回路とを含み形成されるＦＦ１
Ｃおいて、前記第１の回路および前記の第２の回路のい
ずれか一方の回路製入力信号Ｋかかわらず常に開路状態
にする制御回路を備えることからなっている。
た第１の回路と、第２の回路とを含み形成されるＦＦ１
Ｃおいて、前記第１の回路および前記の第２の回路のい
ずれか一方の回路製入力信号Ｋかかわらず常に開路状態
にする制御回路を備えることからなっている。
本発明の第１の分周回路は、それぞれの入力と出力が交
差接続された第１の回路と第２の回路とを含み形成され
るＦＦにおいて前記第１の回路および＄１２の回路のい
ずれか一方の回路を入力信号Ｋかかわらす常に開路状態
にする制御回路を備えてなるｍ（２以上の正の整数）個
ＯＦＦと、前記制御回路の出力を常に開路状態に保持す
る保持回路を有する前記制御回路を備えあるいは前記制
御回路を備えていないｎ （ｍ（ｎ）個のＦＦとの縦続
接続回路を含むことからなりている。
差接続された第１の回路と第２の回路とを含み形成され
るＦＦにおいて前記第１の回路および＄１２の回路のい
ずれか一方の回路を入力信号Ｋかかわらす常に開路状態
にする制御回路を備えてなるｍ（２以上の正の整数）個
ＯＦＦと、前記制御回路の出力を常に開路状態に保持す
る保持回路を有する前記制御回路を備えあるいは前記制
御回路を備えていないｎ （ｍ（ｎ）個のＦＦとの縦続
接続回路を含むことからなりている。
本発明の第２０分周回路はそれぞれの入力と出力が交差
接続された第１の回路と第２の回路とを含み形成される
ＦＦにおいて前記第４の回路および前記第２の回路のい
ずれか一方の回路への外部制御入力端子を有するｍ（２
以上の正の整数）個の第１種ＯＦＦと前記ＦＦにおいて
前記Ｉｌｌの回路および第２の回路のいずれか一方の回
路を入力信号Ｋかかわらず開路状態にする制御回路を備
え骸制御回路の入力を常に開路状態に保持する保持回路
を有するかあるいは前記制御回路を備えていないｎ（ｍ
（ｎ）個の第２種ＯＦＦとの縦続接続回路と、前記ｍ
１１ Ｏそれぞれの第１種ＯＦＦの前記外部制御入力端
子に接続され前記第１の回路および第２の回路のいずれ
か一方の回路を入力信号Ｋかかわらず常に開路状態にす
る制御回路とを含むことからなっている。
接続された第１の回路と第２の回路とを含み形成される
ＦＦにおいて前記第４の回路および前記第２の回路のい
ずれか一方の回路への外部制御入力端子を有するｍ（２
以上の正の整数）個の第１種ＯＦＦと前記ＦＦにおいて
前記Ｉｌｌの回路および第２の回路のいずれか一方の回
路を入力信号Ｋかかわらず開路状態にする制御回路を備
え骸制御回路の入力を常に開路状態に保持する保持回路
を有するかあるいは前記制御回路を備えていないｎ（ｍ
（ｎ）個の第２種ＯＦＦとの縦続接続回路と、前記ｍ
１１ Ｏそれぞれの第１種ＯＦＦの前記外部制御入力端
子に接続され前記第１の回路および第２の回路のいずれ
か一方の回路を入力信号Ｋかかわらず常に開路状態にす
る制御回路とを含むことからなっている。
以下本発明について図面を参照し詳細に説明する。
第１図は本発明ＯＦＦの第１の実施例を示す回路図であ
る。
る。
それぞれの入力と出゛力が交差接続された纂ｌの回路と
してのＮＡＮＤ回路ＮｌとＮＡＮＤ回路Ｎ２とはＲ−８
形ＦＦ構成しておりその入力にＮＡＮＤ回路Ｎ３とＮＡ
ＮＤ回路Ｎ４が付加されてＪ−に形ＦＦＩが形成され、
更ＫＮ、の入力にはゲート回路Ｇ１の出力が接続されて
、Ｎ３を入力信号Ｋかかわらず開路状態にするところの
制御回路２が形成されることから第１の実施例ＯＦＦは
できている。
してのＮＡＮＤ回路ＮｌとＮＡＮＤ回路Ｎ２とはＲ−８
形ＦＦ構成しておりその入力にＮＡＮＤ回路Ｎ３とＮＡ
ＮＤ回路Ｎ４が付加されてＪ−に形ＦＦＩが形成され、
更ＫＮ、の入力にはゲート回路Ｇ１の出力が接続されて
、Ｎ３を入力信号Ｋかかわらず開路状態にするところの
制御回路２が形成されることから第１の実施例ＯＦＦは
できている。
次Ｋ、とのＦＦの動作を説明する。
壇ず、制御信号Ｎとして％ＱＩが与えられたときは、Ｇ
１の出力は１１１ とな如これがＮｚＫ与えられる。こ
の場合Ｊ−に形Ｆ’ＦＩは、Ｊ−に−’０’で出力Ｑ、
Ｑは入力信号パルスＣｐＫ関係なく初めの状態を維持し
、Ｊ冨’Ｏ，’に’ｌ＃ではＱ ｅｓ ’ Ｑ、’Ｑ畷
１１＃で安定し、Ｊ−１１，ＩＫ＝１０ｇではＱ ＋’
ｌ、’Ｑ ｇ＋ａ ｔ Ｑ ＃で安定し、Ｊ子’１１
’Ｋ”’１’では入力信、号パルス毎にＱ、Ｑが反転す
るところの通常のＪ−に形ＦＦとしての動作を行う。
１の出力は１１１ とな如これがＮｚＫ与えられる。こ
の場合Ｊ−に形Ｆ’ＦＩは、Ｊ−に−’０’で出力Ｑ、
Ｑは入力信号パルスＣｐＫ関係なく初めの状態を維持し
、Ｊ冨’Ｏ，’に’ｌ＃ではＱ ｅｓ ’ Ｑ、’Ｑ畷
１１＃で安定し、Ｊ−１１，ＩＫ＝１０ｇではＱ ＋’
ｌ、’Ｑ ｇ＋ａ ｔ Ｑ ＃で安定し、Ｊ子’１１
’Ｋ”’１’では入力信、号パルス毎にＱ、Ｑが反転す
るところの通常のＪ−に形ＦＦとしての動作を行う。
次に１制御信号Ｎとして％ＩＩが与えられたときは、Ｇ
ｔＯ出力は％Ｏ＃となシこれがＮ２の入力に与えられる
。ζＯ結果ＮｓＯ出力Ｑは入力信号パルスＣｐＫかかわ
りなく常に％ＩＩすなわち開路状態になる。この結果Ｎ
１の出力ＱＫはＣｐＫ対応してその反転されたパルスが
出力されることになる。
ｔＯ出力は％Ｏ＃となシこれがＮ２の入力に与えられる
。ζＯ結果ＮｓＯ出力Ｑは入力信号パルスＣｐＫかかわ
りなく常に％ＩＩすなわち開路状態になる。この結果Ｎ
１の出力ＱＫはＣｐＫ対応してその反転されたパルスが
出力されることになる。
すなわち、この第４の実施例のＦＦは制御信号Ｎが％０
１のときには通常のＪ−に形ＦＦとして動作し、Ｎが１
１′のときｋは単なるインバータ回路として動作する。
１のときには通常のＪ−に形ＦＦとして動作し、Ｎが１
１′のときｋは単なるインバータ回路として動作する。
このＩＩＩの実施例のＦＦで分局回路を構成したには非
分周の一種の可変分周回路となることが分る。
分周の一種の可変分周回路となることが分る。
第２図は本発明ＯＦＦの第２の実施例を示す回路図であ
る。
る。
このｌ！施例の回路は、第３図に示すようＫＩＬ（イン
テグレーテッド インジェクシ曹ン ロジック Ｉｎｔ
ｅｇｒａｔ＠ｄ Ｉｎｊｅｃｔｉｏｎ ：［、ｏｇｌｅ
） を用い７ｔＴ形ＦＦＩＩと制御回路１２とで形
成されている。このＴ形ＦＦＩＩはケント・エフ−スミ
スによる特開昭５５−７８６２２ｒＩ”Ｌフリップフロ
ラプ回路」Ｋよ如公知である。
テグレーテッド インジェクシ曹ン ロジック Ｉｎｔ
ｅｇｒａｔ＠ｄ Ｉｎｊｅｃｔｉｏｎ ：［、ｏｇｌｅ
） を用い７ｔＴ形ＦＦＩＩと制御回路１２とで形
成されている。このＴ形ＦＦＩＩはケント・エフ−スミ
スによる特開昭５５−７８６２２ｒＩ”Ｌフリップフロ
ラプ回路」Ｋよ如公知である。
このＴＵＦＦは、それぞれの入力と出力が交差結合され
たグー）Ｇユ□、Ｇ１３とその制御手段としてグー）Ｇ
、、〜Ｇ１７とを含み、更にリセット入力用ゲートＧ□
８を備えている。そしてこのＴ形Ｗ１１は入力信号パル
スＴＶｃ応じて交差結合ゲートされる。
たグー）Ｇユ□、Ｇ１３とその制御手段としてグー）Ｇ
、、〜Ｇ１７とを含み、更にリセット入力用ゲートＧ□
８を備えている。そしてこのＴ形Ｗ１１は入力信号パル
スＴＶｃ応じて交差結合ゲートされる。
制御回路１２はゲートＧ１で構成されその２つの出力端
子のうちの１つはリセットゲートＧ１．の出力端子とＦ
Ｆ制御ゲート０１ｍの入力端子Ｋｍ絖され、もう１つの
出力端子は交差ゲートＧ１ｓの入力端子に接続されてい
る。
子のうちの１つはリセットゲートＧ１．の出力端子とＦ
Ｆ制御ゲート０１ｍの入力端子Ｋｍ絖され、もう１つの
出力端子は交差ゲートＧ１ｓの入力端子に接続されてい
る。
次に仁の第２の実施例ＯＦＦの動作について説明する。
まず、制御信号Ｎとして％０＃が与えられたときは、ゲ
ートＧｌ・の２つの出力は共ｌｃ ％ １ ＃すなわち
開路状態になるので、このゲートＧ五〇を付加してもＴ
形ＦＦＩＩの動作は変化しない。
ートＧｌ・の２つの出力は共ｌｃ ％ １ ＃すなわち
開路状態になるので、このゲートＧ五〇を付加してもＴ
形ＦＦＩＩの動作は変化しない。
次に１制御信号Ｎとして％１ｊが与えられたときは、ゲ
ートＧ１９の２つの出力は共１／Ｃ％ＯＩ （接地点へ
ほぼ短絡され良状態）となるので、グー）０１４０１ｍ
の出力は入力信４＃にかかわらす常に％ｌＩ状態（開路
状態）となる。この結果グー） Ｇ１４．Ｇｌｌは単に
インバータとしての動作をするととＫなるので入力信号
ＴＫ対応してその反転された波形の出力信号がＱｌ、
（ｈから送出される。
ートＧ１９の２つの出力は共１／Ｃ％ＯＩ （接地点へ
ほぼ短絡され良状態）となるので、グー）０１４０１ｍ
の出力は入力信４＃にかかわらす常に％ｌＩ状態（開路
状態）となる。この結果グー） Ｇ１４．Ｇｌｌは単に
インバータとしての動作をするととＫなるので入力信号
ＴＫ対応してその反転された波形の出力信号がＱｌ、
（ｈから送出される。
すなわち、この第２の実施例ＯＦＦは制御信号Ｋが１０
１のときには通常のＴ形ＦＦとして動作し、譬が１１＃
のときには単なるインバータ回路として動作する。
１のときには通常のＴ形ＦＦとして動作し、譬が１１＃
のときには単なるインバータ回路として動作する。
この菖２の実施例のＦＦも前述の第１の実施例ＯＦＦと
同様に、Ｎ、、％ｏＩのときにはゾ２分周、Ｎ−％ＩＩ
のときＫは非分局の一種の可変分周回路となる。
同様に、Ｎ、、％ｏＩのときにはゾ２分周、Ｎ−％ＩＩ
のときＫは非分局の一種の可変分周回路となる。
第４図は本発明ＯＦＦの第３の実施例を示す回路図であ
る。このＦＦは前述の第２の実施例と同様ＫＩ”Ｌを用
いたＴ形ＦＦ２１と制御回路２２からなっている。その
第２の実施例の回路と異なる点は、とのＦＦ２１にはリ
セット回Ｗｔ＜第２図のグー）０１ｍ）が無いことであ
る。それに伴い制御回路のゲートＧ２・とじては３出力
端子のものを用い、それぞれグー）ＧＨ＊Ｇｇ４０５ｇ
の入力端子へ接続されている。
る。このＦＦは前述の第２の実施例と同様ＫＩ”Ｌを用
いたＴ形ＦＦ２１と制御回路２２からなっている。その
第２の実施例の回路と異なる点は、とのＦＦ２１にはリ
セット回Ｗｔ＜第２図のグー）０１ｍ）が無いことであ
る。それに伴い制御回路のゲートＧ２・とじては３出力
端子のものを用い、それぞれグー）ＧＨ＊Ｇｇ４０５ｇ
の入力端子へ接続されている。
この実施例ＯＦＦの動作も前述の第２の実施例のＦＦと
同様に、制御信号Ｎ 謳％ Ｏ＃のときはゲートＧ８・
の出力は１１＃（開路状態）となり、ＦＦ２１は正常動
作を行い、制御信号Ｎ−％ １１のときｋはグー）Ｇ、
ｌの出力は％ＱＩとなり、これがゲートｏａｔ、Ｇ林（
）ｉ−に加えられるのでこれらのゲートの出力゛は常に
ｔｌｚ （開路状態）となシ、入力信号Ｔはゲートａｓ
ｒ、ａｓｖｈＧｘｘを通りその反転した形の信号が出力
Ｑとして得られる。
同様に、制御信号Ｎ 謳％ Ｏ＃のときはゲートＧ８・
の出力は１１＃（開路状態）となり、ＦＦ２１は正常動
作を行い、制御信号Ｎ−％ １１のときｋはグー）Ｇ、
ｌの出力は％ＱＩとなり、これがゲートｏａｔ、Ｇ林（
）ｉ−に加えられるのでこれらのゲートの出力゛は常に
ｔｌｚ （開路状態）となシ、入力信号Ｔはゲートａｓ
ｒ、ａｓｖｈＧｘｘを通りその反転した形の信号が出力
Ｑとして得られる。
従うて、この第３の実施例のＦＦもヅ２分周および非分
周の一種の可変分周回路となることが分ゐ。
周の一種の可変分周回路となることが分ゐ。
以上本発明０ＦＦＫついて三つの実施例を挙げて詳細に
説明したが、これまでの説明から明らかな通シ本発明の
これらの実施例ＯＦＦは通常のｎに制御回路として単に
ゲートを一個付加するのみで、通常のＦＦを本来のＦＦ
としての動作と単なるインバータとしての動作とを制御
信号により切り替え動作させる仁とができる。
説明したが、これまでの説明から明らかな通シ本発明の
これらの実施例ＯＦＦは通常のｎに制御回路として単に
ゲートを一個付加するのみで、通常のＦＦを本来のＦＦ
としての動作と単なるインバータとしての動作とを制御
信号により切り替え動作させる仁とができる。
すなわち、本発明ＯＦＦは簡単な構成で多機能の特性を
有するＦｌｉ″が得られるという効果がある。
有するＦｌｉ″が得られるという効果がある。
次に、前述の本発明のＦＦを用いて構成される本発明の
分周回路について説明する。
分周回路について説明する。
箇５図は本発明の館１０分周回路の第１の実施例を示す
回路図である。
回路図である。
前述の第１図に示した本発明のＦＦｏｌｌｌｌの実施例
である制御回路を備えたＪ−に形ＦＦ（ただしリセット
端子が付加しである。）ＦＦ、〜ＦＦ、の３（ｍ−３に
当る）個と、制御回路の入力を常に低レベル状態に保持
するためにその人力端子ｋを接地しである前記Ｊ−に形
ＦＦ ＦＦ１ の１ （ｎ＝ＩＫ当る）個が、出力端
子Ｑと入力端子Ｃｐとが順次接続されて縦続回路を形成
しこの実施例の回路はできている。
である制御回路を備えたＪ−に形ＦＦ（ただしリセット
端子が付加しである。）ＦＦ、〜ＦＦ、の３（ｍ−３に
当る）個と、制御回路の入力を常に低レベル状態に保持
するためにその人力端子ｋを接地しである前記Ｊ−に形
ＦＦ ＦＦ１ の１ （ｎ＝ＩＫ当る）個が、出力端
子Ｑと入力端子Ｃｐとが順次接続されて縦続回路を形成
しこの実施例の回路はできている。
次にこの実施例の回路の動作を説明する。
まず、すべてのＪ、に端子は％ＩＩレベルに保たれてお
り入力信号パルスの後縁でリーットされるようリセット
信号Ｒが加えられているものとする。
り入力信号パルスの後縁でリーットされるようリセット
信号Ｒが加えられているものとする。
この状態で、初めに５制御信号Ｎとして％ＱＩが与えら
れると前述のように制御回路の出力は１１＃（開路状態
）とな如、更ＫＦＦ、の制御端子Ｎは接地されているの
でその制御回路の出力も１１′（開路状態）となってい
るので、ＦＦＩ −ＦＦ４はＪ−に形ＦＦとしての正常
動作を行う。従りて入力信号パルス・量は各＊＜りＦ’
Ｆです２分周される結果出力信号パルス・０は入力信号
パルスｅｉのｙ１６分周されたものとなる。
れると前述のように制御回路の出力は１１＃（開路状態
）とな如、更ＫＦＦ、の制御端子Ｎは接地されているの
でその制御回路の出力も１１′（開路状態）となってい
るので、ＦＦＩ −ＦＦ４はＪ−に形ＦＦとしての正常
動作を行う。従りて入力信号パルス・量は各＊＜りＦ’
Ｆです２分周される結果出力信号パルス・０は入力信号
パルスｅｉのｙ１６分周されたものとなる。
次に、制御信号Ｎとして１１１が与えられると前述のよ
うＫＦＦ、〜ＦＦ４の制御回路の出方は％ｏＩとな＃）
ＦＦの交差回路の一方を開路にするのでＦＦ’２〜ＦＦ
４は単なるインバータ回路としての動作になシ、一方Ｆ
Ｆ１は常にＮｍ％０１の状態にあるので制御信号ｋかか
わらすＪ−に形ＦＦとしての正常動作を行う。
うＫＦＦ、〜ＦＦ４の制御回路の出方は％ｏＩとな＃）
ＦＦの交差回路の一方を開路にするのでＦＦ’２〜ＦＦ
４は単なるインバータ回路としての動作になシ、一方Ｆ
Ｆ１は常にＮｍ％０１の状態にあるので制御信号ｋかか
わらすＪ−に形ＦＦとしての正常動作を行う。
従って、この場合出力信号パルス・０としては入力信号
パルス・ｌのＶ２分周されたものとなる。
パルス・ｌのＶ２分周されたものとなる。
すなわちＪこの第１の実施例の分周回路は制御信号Ｎ鑓
１０１ではＩ／ｌａ分周、田＝＝ ％ １ｇではＷ分周
の可変分周回路となる。
１０１ではＩ／ｌａ分周、田＝＝ ％ １ｇではＷ分周
の可変分周回路となる。
このように本発明のＦＦを用りることＫよ如極めて簡単
に可変分周回路を得ることができる。
に可変分周回路を得ることができる。
請６図は本発明の第１の分周回路の嬉２の実施例を示す
回路である。
回路である。
第５図に示した第１の実施例の回路と異なる点は、第５
図のＦＦＩの代りに、第１図に示した本発明のＦＦの制
御回路２を有しないところの通常のＪ−に形ＦＦである
ところＯＦＦ’１を用いていることである。かくすれば
ＦＦ’１は全く制御信号に関係ないので、この実施例の
回路４菖ｌの実施例の回路と同様に、Ｉ／２分周／１７
１６分周の可変分周回路となる。第１の実施例に比べて
ＦＦ’ｌとして通常のＪ−に形ＦＦを用いても喪いとい
う効果を有する。
図のＦＦＩの代りに、第１図に示した本発明のＦＦの制
御回路２を有しないところの通常のＪ−に形ＦＦである
ところＯＦＦ’１を用いていることである。かくすれば
ＦＦ’１は全く制御信号に関係ないので、この実施例の
回路４菖ｌの実施例の回路と同様に、Ｉ／２分周／１７
１６分周の可変分周回路となる。第１の実施例に比べて
ＦＦ’ｌとして通常のＪ−に形ＦＦを用いても喪いとい
う効果を有する。
第７図は本発明の第１の分周回路の諺３の実施例を示す
回路図である。
回路図である。
この実施例の回路は第４図に示したＩ”Ｌインバータを
用いた本発明ＯＦＦ、であるＦＦ１１． Ｉｉテ１２を
用いたものである。
用いた本発明ＯＦＦ、であるＦＦ１１． Ｉｉテ１２を
用いたものである。
ただし第４図におけるＴ入力ゲートＧ２７は一つに纒め
で〈〈り出し入力ゲートＧ３１として設けである。ゲー
トＧ８．〜Ｇ３４は回路のリセット制御回路でＴｏり、
ＦＦ１１とＦＦＩ、とで公知のｐ分周回路を形成してい
る。ＦＦ１１０制御回路端子没は制御回路の入力を低レ
ベル状態に保持するために接地されておυ、ＦＦ１．の
制御回路端子Ｎへは直接制御信号Ｎが加えられるように
接続されてこの実施例の回路はできている。
で〈〈り出し入力ゲートＧ３１として設けである。ゲー
トＧ８．〜Ｇ３４は回路のリセット制御回路でＴｏり、
ＦＦ１１とＦＦＩ、とで公知のｐ分周回路を形成してい
る。ＦＦ１１０制御回路端子没は制御回路の入力を低レ
ベル状態に保持するために接地されておυ、ＦＦ１．の
制御回路端子Ｎへは直接制御信号Ｎが加えられるように
接続されてこの実施例の回路はできている。
次Ｋ、この回路の動作を説明する一０
初めに１制御回路信号Ｎが１０１のときは、ヒれオでの
説明から明らかなようＫＦＦＩＩ、ＦＦＩ、共に制御回
路の出力は開路状態になるので通常のＴ形ＦＦとしての
動作をし、かつゲートＧ８４の出力も１１′（開路状態
）Ｋなるので、入力信号パルス・１の角分周波が出力信
号パルス・０として出方される。
説明から明らかなようＫＦＦＩＩ、ＦＦＩ、共に制御回
路の出力は開路状態になるので通常のＴ形ＦＦとしての
動作をし、かつゲートＧ８４の出力も１１′（開路状態
）Ｋなるので、入力信号パルス・１の角分周波が出力信
号パルス・０として出方される。
次に％制御回路信号Ｎが１１１のときは、ＦＦＩ。
は単なるインバータ回路として動作し、かつゲートＧ１
４の出力は１０ＩとなシＦＦ１１． ＦＦ１２の出力に
無関係にゲートＧ３３の出力は１１′従ってゲートＧａ
１１の出力は％ＱＩとなりＦＰＩＩ、Ｆｘｓはリセット
されなくなる。（ＦＦＩＩ、ＦｌｌｌのＱ出力がいずれ
も１１１のときにリセットされる回路構成になっている
。）従りてＦＦＩＩは通常のり２分周回路として動作し
、ＦＦ１．は非分周回路として動作するのでこの回路の
出力からは入力信号パルス＠１の禰分周波が出力信号パ
ルスＳＯとして出力される。
４の出力は１０ＩとなシＦＦ１１． ＦＦ１２の出力に
無関係にゲートＧ３３の出力は１１′従ってゲートＧａ
１１の出力は％ＱＩとなりＦＰＩＩ、Ｆｘｓはリセット
されなくなる。（ＦＦＩＩ、ＦｌｌｌのＱ出力がいずれ
も１１１のときにリセットされる回路構成になっている
。）従りてＦＦＩＩは通常のり２分周回路として動作し
、ＦＦ１．は非分周回路として動作するのでこの回路の
出力からは入力信号パルス＠１の禰分周波が出力信号パ
ルスＳＯとして出力される。
すなわちこの第３の実施例の回路も極めて簡単な構成で
１１２分周４３分周 の可変分周回路が得られることに
なる。
１１２分周４３分周 の可変分周回路が得られることに
なる。
第８図は本発明の第２の分周回路の一実施例を示す回路
図である。
図である。
第５図忙示した第１０分周回路の第１の実施例の回路と
異なる点は、８１５図のＦＦ１〜ＦＦ４に含れる制御回
路を形成するゲートを外に出して一つに纒めてグー）Ｇ
４０とし、Ｆ Ｆ’、〜Ｆ〆４はＦＦの交差回路を形成
する第１の回路および第２の回路のいずれか一方の回路
への外部制御入力端子Ｎｌを設けそこにゲート回路Ｇ４
０を介して制御信号Ｎを印加できるようにしたことであ
る。従りてこの回路も前述の第１の実施例の回路と同様
に、制御信号Ｎ −％ Ｑ ＃で１μ６分周、ｌ（、、
、％ ｌ ＃でゲ２分周の可変分周回路とまる。
異なる点は、８１５図のＦＦ１〜ＦＦ４に含れる制御回
路を形成するゲートを外に出して一つに纒めてグー）Ｇ
４０とし、Ｆ Ｆ’、〜Ｆ〆４はＦＦの交差回路を形成
する第１の回路および第２の回路のいずれか一方の回路
への外部制御入力端子Ｎｌを設けそこにゲート回路Ｇ４
０を介して制御信号Ｎを印加できるようにしたことであ
る。従りてこの回路も前述の第１の実施例の回路と同様
に、制御信号Ｎ −％ Ｑ ＃で１μ６分周、ｌ（、、
、％ ｌ ＃でゲ２分周の可変分周回路とまる。
この実施例の回路では制御回路のゲートを各ＦＦに設け
ずに一つに纏めて設けであるので、ゲート０４Ｇのファ
ンアウト数に限定されることＫなるが段数の少い場合は
全体の素子数を減らす点においてよりＩＣ化が容易にな
るという効果を有すゐ。
ずに一つに纏めて設けであるので、ゲート０４Ｇのファ
ンアウト数に限定されることＫなるが段数の少い場合は
全体の素子数を減らす点においてよりＩＣ化が容易にな
るという効果を有すゐ。
以上本発明の分周回路について、４つの実施例を挙げて
詳細説明したがいずれの場合も本発明ＯＦＦを用いるこ
とによ如極めて簡単に回路を構成することができるとい
う効果を有している。
詳細説明したがいずれの場合も本発明ＯＦＦを用いるこ
とによ如極めて簡単に回路を構成することができるとい
う効果を有している。
なおこれまでの説明においてはＦＦとしてＮＡＮＤ回路
によるＪ−に形ＦＦ、ＩＩＬＴ形ＦＦｔ例として用いた
が、本発明の趣旨は何もこれに限定されるわけではなく
、例えばＮＯＲ回路によるＪ−に形ＦＦ、Ｄ形ＦＦなど
他の形ＯＦＦにも適用されるものであり、又制御回路も
最も簡単な例としてゲート回路を用いたがこれも同じ機
能を有する他の回路であっても棗いことは言うまでもな
い。
によるＪ−に形ＦＦ、ＩＩＬＴ形ＦＦｔ例として用いた
が、本発明の趣旨は何もこれに限定されるわけではなく
、例えばＮＯＲ回路によるＪ−に形ＦＦ、Ｄ形ＦＦなど
他の形ＯＦＦにも適用されるものであり、又制御回路も
最も簡単な例としてゲート回路を用いたがこれも同じ機
能を有する他の回路であっても棗いことは言うまでもな
い。
さらに又、制御回路の出力を開路状態に保持する保持回
路として単に接地回路を用い九がこれも同等の効果を有
する他の回路であっても良いことはもち論である。なお
又、分周回路に用いたＦＦの数も実施例のものに限定さ
れることなく、分周比に応じた数ＯＦＦを用いても棗い
ことは言うまでもない。
路として単に接地回路を用い九がこれも同等の効果を有
する他の回路であっても良いことはもち論である。なお
又、分周回路に用いたＦＦの数も実施例のものに限定さ
れることなく、分周比に応じた数ＯＦＦを用いても棗い
ことは言うまでもない。
以上詳細に説明し九通り本発明ＯＦＦは、ＦＦを形成す
る交差接続された第１の回路および第２の回路のいずれ
か一方の回路を入力信号にかかわらず開路状態にする極
めて簡単な制御回路（原則的にはゲート１個）を有して
員るので、正常のＦＦ動作と単なるインバータとしての
動作を行う多機能のＦＦを提供できると−う効果を有し
ている。
る交差接続された第１の回路および第２の回路のいずれ
か一方の回路を入力信号にかかわらず開路状態にする極
めて簡単な制御回路（原則的にはゲート１個）を有して
員るので、正常のＦＦ動作と単なるインバータとしての
動作を行う多機能のＦＦを提供できると−う効果を有し
ている。
更にこの本発明のＦＰを用いた分周回路は、そのＦＦの
多機能性によシ容易に可変分周回路を構成できることに
なるので、従来のように１ リセッタブルカウンタとか
、あらかじめ２種の分周回路を用意し切り替え回路を設
けるとかの必゛要性がなくなるので従来困難であったＩ
Ｃ化も容易に行うことができると言う効果を有する。
多機能性によシ容易に可変分周回路を構成できることに
なるので、従来のように１ リセッタブルカウンタとか
、あらかじめ２種の分周回路を用意し切り替え回路を設
けるとかの必゛要性がなくなるので従来困難であったＩ
Ｃ化も容易に行うことができると言う効果を有する。
第１図、第２図および第４図はそれぞれ本発明のフリッ
プフロップ回路の第１．第２および第３の実施例を示す
回路図、第３図はＩ’Ｌゲートの説明図、纂５図、第６
図および第７図はそれぞれ本発明の纂１の分周回路の第
１．館２および第３の実施例を示す回路図、第８図は本
発明の第２の分局回路の一実施例を示す回路図である。 図において、 １・・・・・・Ｊ−に形ＦＦ％１２２２・・・・・・制
御回路、１１．２１・・・・・・Ｔ形ＦＦ、 Ｎｌ −
Ｎ４・・・・・・ＮＡＮＤ回路−Ｇｌ、 Ｇｌｌ 〜Ｇ
１９１ Ｇ２１〜０２ａ ＃ Ｇ３１〜Ｇ３４・・・・
・・ゲート、ＦＦ１〜ＦＦ４ ｖ ＦＦ’Ｉ Ｆ’２
〜Ｆ−・・・・・・フリップフロップ回路（ＦＦ）、Ｎ
・旧・・制御信号（制御信号端子） ％ Ｎｌ・・・・
・・外部制御入力端子、６１・・・・・・入力信号パル
ス、６ｏ・旧・・出力信号パルス。 猶７反 蓼ダ函 をを口 ｅＡ′の 卒ｄ図
プフロップ回路の第１．第２および第３の実施例を示す
回路図、第３図はＩ’Ｌゲートの説明図、纂５図、第６
図および第７図はそれぞれ本発明の纂１の分周回路の第
１．館２および第３の実施例を示す回路図、第８図は本
発明の第２の分局回路の一実施例を示す回路図である。 図において、 １・・・・・・Ｊ−に形ＦＦ％１２２２・・・・・・制
御回路、１１．２１・・・・・・Ｔ形ＦＦ、 Ｎｌ −
Ｎ４・・・・・・ＮＡＮＤ回路−Ｇｌ、 Ｇｌｌ 〜Ｇ
１９１ Ｇ２１〜０２ａ ＃ Ｇ３１〜Ｇ３４・・・・
・・ゲート、ＦＦ１〜ＦＦ４ ｖ ＦＦ’Ｉ Ｆ’２
〜Ｆ−・・・・・・フリップフロップ回路（ＦＦ）、Ｎ
・旧・・制御信号（制御信号端子） ％ Ｎｌ・・・・
・・外部制御入力端子、６１・・・・・・入力信号パル
ス、６ｏ・旧・・出力信号パルス。 猶７反 蓼ダ函 をを口 ｅＡ′の 卒ｄ図
Claims (1)
- 【特許請求の範囲】 ＋１） それぞれの入力と出力が交差接続された第１
の回路と、第２の回路とを含み形成されるフリップフロ
ップ回路において、前記＄１Ｅ１の回路および前記の第
２の回路のいずれか一方の回路を入力信号にかかわらず
常に開路状１１にする制御回路を備えてなるヒとを特徴
とするフリップフロップ回路。 （２）それぞれの入力と出力が交差接続された第１の回
路と第２の回路とを含み形成されるフリップフロップ回
路において前記第１０回路および１１１１２０回路のい
ずれか一方の回路を入力信号にかかわらず常に開路状態
にする制御回路を備えてなるｍ（２以上の正の整数）個
のフリップフロップ回路と、前記制御回路の出力を常に
開路状態に保持する保持回路を有する前記制御回路を備
えあるいは前記制御回路を備えていないｎ（ｍ（ｎ）個
のフリップフロップ回路との繍四暖回路を含むことを特
徴とする分周回路。 （３）それぞれの入力と出力が交差接続された第１の回
路と第２の回路とを含み形成されるフリップフロップ回
路において前記第１の回路および前記第２の回路のいず
れか一方の回路への外部制御入力端子を有するｍ（２以
上の正の整数）個の第１種のフリップフロップ回路と前
記フリップフロップ回路において前記館ｌの回路および
第２の回路のいずれか一方の回路を入力信号にかかわら
ず開路状態にする制御回路を備え咳制御回路の出力を常
に開路状態に保持する保持回路を有するかあるいは前記
制御回路を備えていないｎ（ｍ＜ｎ）個の第２種のフリ
ップフロップ回路との、縦続接続回路と、前記ｍ個のそ
れぞれの第１種のフリップフロップ回路の前記外部制御
入力端子に接続され前記第１の回路および第２の回路の
いずれか一方 −の回路を入力信号にかかわらず常に開
路状態にする制御回路とを含むことを特徴とする分周回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138934A JPS5840921A (ja) | 1981-09-03 | 1981-09-03 | フリツプフロツプ回路および分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138934A JPS5840921A (ja) | 1981-09-03 | 1981-09-03 | フリツプフロツプ回路および分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840921A true JPS5840921A (ja) | 1983-03-10 |
| JPH0335855B2 JPH0335855B2 (ja) | 1991-05-29 |
Family
ID=15233554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138934A Granted JPS5840921A (ja) | 1981-09-03 | 1981-09-03 | フリツプフロツプ回路および分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191927A (ja) * | 1983-03-26 | 1984-10-31 | Fuji Facom Corp | 同期回路 |
-
1981
- 1981-09-03 JP JP56138934A patent/JPS5840921A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| LEE MAXWELL,CARIOS MARAZZI,DIPL-LNG=1966 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191927A (ja) * | 1983-03-26 | 1984-10-31 | Fuji Facom Corp | 同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0335855B2 (ja) | 1991-05-29 |
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