JPH0336317B2 - - Google Patents
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- Publication number
- JPH0336317B2 JPH0336317B2 JP57040147A JP4014782A JPH0336317B2 JP H0336317 B2 JPH0336317 B2 JP H0336317B2 JP 57040147 A JP57040147 A JP 57040147A JP 4014782 A JP4014782 A JP 4014782A JP H0336317 B2 JPH0336317 B2 JP H0336317B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- plating
- film
- layer
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Electronic Switches (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、薄膜集積回路の高密度線形成法に
関する。
関する。
〔発明の技術的背景とその問題点〕
従来、薄膜集積回路のリード線形成は、例えば
MIC（Micro Wave Integrated Circuits）におい
てはガラスあるいはグレーズドアルミナ基板等の
絶縁基板にスパツタリング等により抵抗膜を付着
したのち、Gr（500〜1000Å）およびAu（0.5〜2μ）
を蒸着により積層付着しホトエツチング等により
第１図ａの如き抵抗体および導電回路パターンを
得る。とり出し電極部のみさらにAuメツキ
（10μ）によりAu層を厚くする場合もある。
MIC（Micro Wave Integrated Circuits）におい
てはガラスあるいはグレーズドアルミナ基板等の
絶縁基板にスパツタリング等により抵抗膜を付着
したのち、Gr（500〜1000Å）およびAu（0.5〜2μ）
を蒸着により積層付着しホトエツチング等により
第１図ａの如き抵抗体および導電回路パターンを
得る。とり出し電極部のみさらにAuメツキ
（10μ）によりAu層を厚くする場合もある。
また別の従来例として、初期におけるサーマル
ヘツドのリード形成においても基本的にはMIC
と同様で第１図ｂに示す如き、導電回路パターン
を得、とり出し電極にAuメツキ（10μ）を施して
いた。
ヘツドのリード形成においても基本的にはMIC
と同様で第１図ｂに示す如き、導電回路パターン
を得、とり出し電極にAuメツキ（10μ）を施して
いた。
いずれの場合においてもAuメツキを施す部分
は、線間ギヤツプを大きくとり、線密度の粗なる
パターンとし、形状も、第１図ｃに示すようにリ
ード線幅方向一杯に積層メツキされた形状になつ
ている。
は、線間ギヤツプを大きくとり、線密度の粗なる
パターンとし、形状も、第１図ｃに示すようにリ
ード線幅方向一杯に積層メツキされた形状になつ
ている。
従来法の欠点は、高密度配線かつ低リード抵抗
が要求されたときに発生する。例えば最近におけ
るサーマルヘツドは12〜16本／mmと高密度になり
且つ同一基板上に駆動回路、制御回路を同一チツ
プ上にIC化し搭載する構造になつており、高密
度でかつ多種類のリード配線を形成する必要があ
る。従来法の如く基板全面にわたつて同一厚さで
厚いリード層を形成してから、ホトエツチングす
る方法においては微細パターンのホトエツチング
が困難となり、微細パターンが可能になる薄い厚
さのリード層では、低リード抵抗配線が困難とな
る欠点があつた。具体的な例を上げればリード材
料としてAuを用いた場合、Auの比抵抗は2.2×
10-6Ωcmであるか、IC駆動配線の中には低リード
抵抗を必要とするものがあり、0.6Ω以下のリー
ド抵抗配線を行なうとすると、そのリード長が、
32mm、リード幅が50μの場合、23μの厚さを有す
るAuリード層を用いなければならない。これは
線間ギヤツプとほぼ同じか、場所によつては1.5
倍の値であるので通常のホトエツチングでは不可
能と言つて良い。2μ厚程度の薄いリード層を全
面に付着しホトエツチングにより微細パターンを
形成したのち、Auをさらにメツキ等により付着
する方法においても図１の如く付着する従来法に
おいてはメツキの成長は、垂直方向のみならず、
横方向にも成長するため、線間シヨートが発生
し、実用に供せられなかつた。
が要求されたときに発生する。例えば最近におけ
るサーマルヘツドは12〜16本／mmと高密度になり
且つ同一基板上に駆動回路、制御回路を同一チツ
プ上にIC化し搭載する構造になつており、高密
度でかつ多種類のリード配線を形成する必要があ
る。従来法の如く基板全面にわたつて同一厚さで
厚いリード層を形成してから、ホトエツチングす
る方法においては微細パターンのホトエツチング
が困難となり、微細パターンが可能になる薄い厚
さのリード層では、低リード抵抗配線が困難とな
る欠点があつた。具体的な例を上げればリード材
料としてAuを用いた場合、Auの比抵抗は2.2×
10-6Ωcmであるか、IC駆動配線の中には低リード
抵抗を必要とするものがあり、0.6Ω以下のリー
ド抵抗配線を行なうとすると、そのリード長が、
32mm、リード幅が50μの場合、23μの厚さを有す
るAuリード層を用いなければならない。これは
線間ギヤツプとほぼ同じか、場所によつては1.5
倍の値であるので通常のホトエツチングでは不可
能と言つて良い。2μ厚程度の薄いリード層を全
面に付着しホトエツチングにより微細パターンを
形成したのち、Auをさらにメツキ等により付着
する方法においても図１の如く付着する従来法に
おいてはメツキの成長は、垂直方向のみならず、
横方向にも成長するため、線間シヨートが発生
し、実用に供せられなかつた。
この発明の目的は、このような高密度配線に関
し、従来の欠点を克服し、高密度で、低リード抵
抗配線の要求を満たす方法を提供するにある。
し、従来の欠点を克服し、高密度で、低リード抵
抗配線の要求を満たす方法を提供するにある。
この発明は、高密度配線の微細パターンが形成
できる十分薄いリード層を全面に付着し、特に低
リード抵抗を必要としない大部分のリード線を形
成し、低リード抵抗が必要なリード線にのみメツ
キをし、かつリード線幅方向両端にはメツキ厚よ
りも大きい寸法でメツキをしない領域を作るもの
でる。
できる十分薄いリード層を全面に付着し、特に低
リード抵抗を必要としない大部分のリード線を形
成し、低リード抵抗が必要なリード線にのみメツ
キをし、かつリード線幅方向両端にはメツキ厚よ
りも大きい寸法でメツキをしない領域を作るもの
でる。
次に本発明の実施例について説明する。
グレーズドアルミナ基板１に抵抗膜を付着した
上にCr／Au膜３をCr膜を約1000Å、Au膜を2μ
積層付着する（第２図ａ）。この厚さは12〜16本
の高密度配線は十分可能な厚さである。この全面
膜の上に低リード抵抗配線が必要な部分のみを露
出し、他はレジスト４でカバーするようにマスク
プロセスをおこない第２図ｂ露出しているAu膜
上にAuメツキ６を施す（第２図ｃ）。Auメツキ
６は約10〜25μ程度の厚さに形成される。このと
き、少なくともメツキ厚分は、端より引込んだ領
域のみにメツキすることがポイントである。（そ
のようにメツキマスクを作つておく。）。
上にCr／Au膜３をCr膜を約1000Å、Au膜を2μ
積層付着する（第２図ａ）。この厚さは12〜16本
の高密度配線は十分可能な厚さである。この全面
膜の上に低リード抵抗配線が必要な部分のみを露
出し、他はレジスト４でカバーするようにマスク
プロセスをおこない第２図ｂ露出しているAu膜
上にAuメツキ６を施す（第２図ｃ）。Auメツキ
６は約10〜25μ程度の厚さに形成される。このと
き、少なくともメツキ厚分は、端より引込んだ領
域のみにメツキすることがポイントである。（そ
のようにメツキマスクを作つておく。）。
次にメツキ用レジストマスクを除去し、新たに
高密度配線のメインマスクによるレジストパター
ン５を形成する（第２図ｄ）。Auのエツチヤン
ト、続いてCrのエツチヤント最後に抵抗膜のエ
ツチヤントによりそれぞれをエツチングする。最
後にレジスト５を除去すれば目的のものが形成さ
れている。
高密度配線のメインマスクによるレジストパター
ン５を形成する（第２図ｄ）。Auのエツチヤン
ト、続いてCrのエツチヤント最後に抵抗膜のエ
ツチヤントによりそれぞれをエツチングする。最
後にレジスト５を除去すれば目的のものが形成さ
れている。
次に参考例について説明する。
グレーズドアルミナ基板１に抵抗膜を付着した
上にCr膜を約1000Å、Au膜を約2μ積層付着し、
Cr／Au膜３を形成する（第３図ａ）。
上にCr膜を約1000Å、Au膜を約2μ積層付着し、
Cr／Au膜３を形成する（第３図ａ）。
次に、高密度配線のメインマスクによるレジス
トパターン４を形成する（第３図ｂ）。Auエツチ
ヤント、続いてCrエツチヤント最後に抵抗膜の
エツチヤントによりそれぞれをエツチングする
（第３図ｃ）。このレジスト４を除去し、次に新た
なレジストマスクにより、低リード抵抗配線が必
要なリード線幅の線方向の端より少なくてもメツ
キ厚分だけはレジストマスクが残るようにレジス
ト５コーテイングされる（第３図ｄ）。
トパターン４を形成する（第３図ｂ）。Auエツチ
ヤント、続いてCrエツチヤント最後に抵抗膜の
エツチヤントによりそれぞれをエツチングする
（第３図ｃ）。このレジスト４を除去し、次に新た
なレジストマスクにより、低リード抵抗配線が必
要なリード線幅の線方向の端より少なくてもメツ
キ厚分だけはレジストマスクが残るようにレジス
ト５コーテイングされる（第３図ｄ）。
次に露呈している蒸着Au上にAuメツキ６を施
す。Auメツキ６厚さは約10〜25μである。その後
メツキ用レジスト５を除去すれば、目的のものが
形成される。この工程の場合には、前者と違い先
に高密度PEPがあり、その後に数10μのメツキが
付着されるので、高解像が得やすい長所がある
が、一方において、Auメツキ６のためのリード
形成に留意する必要があり、均一メツキを行なう
ために、場合によつては、Al蒸着と、そのPEP
の工程を追加しなければならない場合がある。極
端な例で言えば、島状リードパターンにメツキの
必要がある場合がそうである。そのような場合で
もAuメツキ６後、メツキレジスト除去し、Al電
極除去を行なえばｆの如き目的のものが残され
る。
す。Auメツキ６厚さは約10〜25μである。その後
メツキ用レジスト５を除去すれば、目的のものが
形成される。この工程の場合には、前者と違い先
に高密度PEPがあり、その後に数10μのメツキが
付着されるので、高解像が得やすい長所がある
が、一方において、Auメツキ６のためのリード
形成に留意する必要があり、均一メツキを行なう
ために、場合によつては、Al蒸着と、そのPEP
の工程を追加しなければならない場合がある。極
端な例で言えば、島状リードパターンにメツキの
必要がある場合がそうである。そのような場合で
もAuメツキ６後、メツキレジスト除去し、Al電
極除去を行なえばｆの如き目的のものが残され
る。
メタライゼーシヨンをCr／Auの例で実施例を
説明したが、他のメタルシステムに置換えること
が出来ることはもちろんである。
説明したが、他のメタルシステムに置換えること
が出来ることはもちろんである。
Ti／Au蒸着膜にAuメツキの場合
Ti／Au蒸着膜にNi／Cuメツキの場合
Ti／Cu蒸着膜にCu／Ni／Auメツキの場合
Al／Ti／Cu蒸着膜にCu／Ni／Auメツキの場
合 等が実用的なメタルシステムとして考えられる。
合 等が実用的なメタルシステムとして考えられる。
上記の実施例の説明文中、蒸着膜と述べたとこ
ろ、スパツタリング、イオンプレーテイング、
CVD等他の薄膜形成手段によつても良い。
ろ、スパツタリング、イオンプレーテイング、
CVD等他の薄膜形成手段によつても良い。
(1) 蒸着膜のみのリード層から高密度配線を形成
し、蒸着膜にメツキ膜を積層したリード層から
低リード抵抗配線を形成するため、高密度配線
と低リード抵抗配線とを同一基板上に形成する
ことが可能となる。
し、蒸着膜にメツキ膜を積層したリード層から
低リード抵抗配線を形成するため、高密度配線
と低リード抵抗配線とを同一基板上に形成する
ことが可能となる。
(2) 低リード抵抗配線のメツキは線幅一杯に行な
うのでは無く、中央部のみにメツキし、リード
線幅方向の両端にはメツキ厚よりも大きい寸法
でメツキをしない領域をつくるため、隣の線と
の線間ギヤツプを、小さくすることができる。
このためコンパクトになる。
うのでは無く、中央部のみにメツキし、リード
線幅方向の両端にはメツキ厚よりも大きい寸法
でメツキをしない領域をつくるため、隣の線と
の線間ギヤツプを、小さくすることができる。
このためコンパクトになる。
(3) 同上のため、メツキ成長による線間シヨート
が起こらない。
が起こらない。
本発明の用途に関しては、一層の高密度配線と
して使えることは勿論であるが、この上に絶縁膜
を施し、さらにリード配線を形成し、２層あるい
は多層の高密度配線を行なうこともできる。更に
は受動素子あるいは能動素子を実装してハイブリ
ツドICとして使用することもできる。
して使えることは勿論であるが、この上に絶縁膜
を施し、さらにリード配線を形成し、２層あるい
は多層の高密度配線を行なうこともできる。更に
は受動素子あるいは能動素子を実装してハイブリ
ツドICとして使用することもできる。
その例として第４図の如くサーマルヘツドに適
応した場合、A4サイズの大基板に、線間ギヤツ
プ15μで12本／mmのリード線2000余本を形成し、
低リード抵抗が必要なリード線には、23μのメツ
キを施し、全長32mmのリード線のリード抵抗を
0.6Ω以下に押えることができ、能動素子約100チ
ツプを一様に駆動することが可能となつた。
応した場合、A4サイズの大基板に、線間ギヤツ
プ15μで12本／mmのリード線2000余本を形成し、
低リード抵抗が必要なリード線には、23μのメツ
キを施し、全長32mmのリード線のリード抵抗を
0.6Ω以下に押えることができ、能動素子約100チ
ツプを一様に駆動することが可能となつた。
第１図は従来例の説明図、第２図は本発明の一
実施例を示す工程毎の断面図、第３図は本発明の
参考例を示す工程毎の断面図、第４図は本発明の
一実施例の平面図である。 １…絶縁基板、２…接着層、３…リード層、
４，５…レジスト。
実施例を示す工程毎の断面図、第３図は本発明の
参考例を示す工程毎の断面図、第４図は本発明の
一実施例の平面図である。 １…絶縁基板、２…接着層、３…リード層、
４，５…レジスト。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に薄膜メタル層を形成する第１の
工程と、 第１の所定の開孔部を露出する様に第１のレジ
スト層をこの薄膜メタル層に形成する第２の工程
と、 この第１の所定の開孔部およびこの第１の所定
の開孔部から少なくともメツキ厚分だけの距離周
辺にメツキ層を形成する第３の工程と、 前記第１のレジスト層を除去する第４の工程
と、 前記薄膜メタル層に第２の所定の開孔部を形成
する様に少なくとも前記薄膜メタル層上に第２の
レジスト層を形成する第５の工程と、 この第２の所定の開孔部を用いて前記薄膜メタ
ル層に開孔部を形成する第６の工程と、 前記第２のレジスト層を除去する第７の工程と
を少なくとも備えた高密度薄膜回路配線基板の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57040147A JPS58158959A (ja) | 1982-03-16 | 1982-03-16 | 高密度薄膜回路配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57040147A JPS58158959A (ja) | 1982-03-16 | 1982-03-16 | 高密度薄膜回路配線基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58158959A JPS58158959A (ja) | 1983-09-21 |
| JPH0336317B2 true JPH0336317B2 (ja) | 1991-05-31 |
Family
ID=12572653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57040147A Granted JPS58158959A (ja) | 1982-03-16 | 1982-03-16 | 高密度薄膜回路配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158959A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7568500B2 (ja) * | 2020-12-24 | 2024-10-16 | ローム株式会社 | サーマルプリントヘッドとその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662337A (en) * | 1979-10-26 | 1981-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Production of wiring and electrode |
-
1982
- 1982-03-16 JP JP57040147A patent/JPS58158959A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58158959A (ja) | 1983-09-21 |
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