JPH0336644A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH0336644A JPH0336644A JP17111089A JP17111089A JPH0336644A JP H0336644 A JPH0336644 A JP H0336644A JP 17111089 A JP17111089 A JP 17111089A JP 17111089 A JP17111089 A JP 17111089A JP H0336644 A JPH0336644 A JP H0336644A
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- Pending
Links
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 2
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は低速な読み出し専用メモリ（以下ＲＯＭとい
う）の内容を高速な読み書き可能なメモリ（以下ＲＡＭ
と言う）にコピーしてＲＡＭで動作させるメモリ制御方
式に関し、特にＲＯＭ の読み取υデータをＲＡＭに転
送する処理を高速にすることができるメモリ制御方式に
関する。
う）の内容を高速な読み書き可能なメモリ（以下ＲＡＭ
と言う）にコピーしてＲＡＭで動作させるメモリ制御方
式に関し、特にＲＯＭ の読み取υデータをＲＡＭに転
送する処理を高速にすることができるメモリ制御方式に
関する。
従来、この種のメモリ制御方式は低速のＲＯＭのデータ
を高速のＲＡＭに転送する場合、メモリ制御回路がＲＯ
Ｍのデータを読み出して内部レジスタに蓄えたのちＲＡ
Ｍに書き込む処理を行ない、転送終了後にＲＯＭを読め
なくしてＲＡＭを読み出し専用にするものとなっていた
。
を高速のＲＡＭに転送する場合、メモリ制御回路がＲＯ
Ｍのデータを読み出して内部レジスタに蓄えたのちＲＡ
Ｍに書き込む処理を行ない、転送終了後にＲＯＭを読め
なくしてＲＡＭを読み出し専用にするものとなっていた
。
上述した従来のメモリ制御方式はＲＯＭ、！−ＲＡＭの
制御信号が独立しているため、低速のＲＯＭの内容を高
速のＲＡＭに書き込むときにメモリ制御回路が読み出し
、蓄えて書き込む作業となるので処理に時間がかかると
いう欠点がある。
制御信号が独立しているため、低速のＲＯＭの内容を高
速のＲＡＭに書き込むときにメモリ制御回路が読み出し
、蓄えて書き込む作業となるので処理に時間がかかると
いう欠点がある。
この発明に係るメモリ制御方式は、ＲＯＭ と、データ
バスおよびアドレスバスを共有するＲＡＭと、このＲＯ
ＭＴｈよびＲＡＭを制御するメモリ制御回路と、ＲＯＭ
選択時にこのＲＯＭの読み出しを行なうとその読み出し
データがＲＡＭに書き込筐れ、ＲＡＭ選択時にはＲＯＭ
からの読み出しを禁止する手段とを有している。
バスおよびアドレスバスを共有するＲＡＭと、このＲＯ
ＭＴｈよびＲＡＭを制御するメモリ制御回路と、ＲＯＭ
選択時にこのＲＯＭの読み出しを行なうとその読み出し
データがＲＡＭに書き込筐れ、ＲＡＭ選択時にはＲＯＭ
からの読み出しを禁止する手段とを有している。
この発明はＲＯＭのデータをＩｔＡＭにコピーする処理
を高速に行なうことができる。
を高速に行なうことができる。
第１図はこの発明に係るメモリ制御方式の一実施例を示
すブロック図である。同図において、１は選択端子ＣＥ
および出力許可端子ＯＥを備えた低速なＲＯＭ、２は選
択端子ＣＥ、出力許可端子ＯＥおよび書き込み許可端子
ＷＥを備えた高速のＳＲＡＭ、３，４および５はＯＲゲ
ート、６はＮＯＴゲート、ｒはメモリ制御回路、８はデ
ータバス、９はアドレスバスである。
すブロック図である。同図において、１は選択端子ＣＥ
および出力許可端子ＯＥを備えた低速なＲＯＭ、２は選
択端子ＣＥ、出力許可端子ＯＥおよび書き込み許可端子
ＷＥを備えた高速のＳＲＡＭ、３，４および５はＯＲゲ
ート、６はＮＯＴゲート、ｒはメモリ制御回路、８はデ
ータバス、９はアドレスバスである。
次に上記構成によるメモリ制御方式の動作について説明
する。筐ず、第２図（−）〜第２図（ｈ）に示す時刻ｔ
ｌにおいて、ＲＯＭＩのデータを読み出してＳＲＡＭ２
に書き込むいわゆるデータを転送するとき、第２図（ｄ
）に示すＴＥＮＳＯＵＯ信号は「０」である。そして、
メモリ制御回路７がＲＯＭ１の装置のメモリマツプ中か
ら選択したことを示す信号ＲＯＭ５Ｏが第２図（・）に
示す「０」の間にメモリを読むことを示す信号ＭＲＣＤ
は第２図（Ｃ）に示すように「０」を出力する。このと
き、ＲＯＭＩの選択端子ＣＥおよび出力許可端子ＯＥは
第２図（ｆ）および第２図（ｃ）に示すように「Ｏ」で
あシ、ＳＲＡＭ２の選択端子ＣＥは第２図（・）に示す
ようにｒＯＪであシ、出力許可端子ＯＥは第２図但）に
示すように「１」である。このため、ＲＯＭ１から出力
されたデータはＳＲＡＭ２に書き込まれ、メモリ制御回
路１はデータバス８上のデータを第２図（ｃ）に示す信
号ＭＲＣＯの立上うで読むことができる。次に、ＲＯＭ
１のデータが読めず、ＳＲＡＭ２のデータのみ読み込む
ことができる場合に、第２図（、）〜第２図６）に示す
時刻ｔ２において信号ＴＥＮＳＯＵＯは「ｌ」である。
する。筐ず、第２図（−）〜第２図（ｈ）に示す時刻ｔ
ｌにおいて、ＲＯＭＩのデータを読み出してＳＲＡＭ２
に書き込むいわゆるデータを転送するとき、第２図（ｄ
）に示すＴＥＮＳＯＵＯ信号は「０」である。そして、
メモリ制御回路７がＲＯＭ１の装置のメモリマツプ中か
ら選択したことを示す信号ＲＯＭ５Ｏが第２図（・）に
示す「０」の間にメモリを読むことを示す信号ＭＲＣＤ
は第２図（Ｃ）に示すように「０」を出力する。このと
き、ＲＯＭＩの選択端子ＣＥおよび出力許可端子ＯＥは
第２図（ｆ）および第２図（ｃ）に示すように「Ｏ」で
あシ、ＳＲＡＭ２の選択端子ＣＥは第２図（・）に示す
ようにｒＯＪであシ、出力許可端子ＯＥは第２図但）に
示すように「１」である。このため、ＲＯＭ１から出力
されたデータはＳＲＡＭ２に書き込まれ、メモリ制御回
路１はデータバス８上のデータを第２図（ｃ）に示す信
号ＭＲＣＯの立上うで読むことができる。次に、ＲＯＭ
１のデータが読めず、ＳＲＡＭ２のデータのみ読み込む
ことができる場合に、第２図（、）〜第２図６）に示す
時刻ｔ２において信号ＴＥＮＳＯＵＯは「ｌ」である。
そして、ＲＯＭ１の選択端子ＣＥは第２図（ｆ）に示す
ように「１」になう読むことができない。そして、ＳＲ
ＡＭ２の書き込み許可端子ＷＥは第２図０）に示すよう
に「１」となう書き込みを禁止する。また、ＳＲＡＭ２
の出力許可端子ＯＥにＭＲＣＯと同一信号が伝わるよう
になう１メモリ制御回路ＴがＳＲＡＭ２のデータを読む
ことができる。
ように「１」になう読むことができない。そして、ＳＲ
ＡＭ２の書き込み許可端子ＷＥは第２図０）に示すよう
に「１」となう書き込みを禁止する。また、ＳＲＡＭ２
の出力許可端子ＯＥにＭＲＣＯと同一信号が伝わるよう
になう１メモリ制御回路ＴがＳＲＡＭ２のデータを読む
ことができる。
以上詳細に説明したように、この発明に係るメモリ制御
方式によれば、低速のＲＯＭ、データバスおよびアドレ
スバスを共有するＲＡＭと、このＲＯＭおよびＲＡＭを
制御する制御回路を有することによ、９、ＲＯＭ選択時
にＲＯＭの読み出しを行なうだけで自動的にＲＡＭに読
み出しデータが書き込むことができ、ＲＯＭのデータを
ＲＡＭにコピーする処理の簡略化および高速化を図るこ
とができるなどの効果がある。
方式によれば、低速のＲＯＭ、データバスおよびアドレ
スバスを共有するＲＡＭと、このＲＯＭおよびＲＡＭを
制御する制御回路を有することによ、９、ＲＯＭ選択時
にＲＯＭの読み出しを行なうだけで自動的にＲＡＭに読
み出しデータが書き込むことができ、ＲＯＭのデータを
ＲＡＭにコピーする処理の簡略化および高速化を図るこ
とができるなどの効果がある。
第１図はこの発明に係るメモリ制御方式の一実施例を示
すブロック図、第２図は第１図の各部の波形を示す図で
ある。 １・・・・読み出し専用メモリ（ＲＯＭ）、２・・・・
読み書き可能なメモリ（ＲＡＭ）、３ ＊ ’および５
−・・・ＯＲゲート、６・・・・ＮＯＴゲート、１・・
・・メモリ制御回路、８・・・・データバス、９・・・
・アドレスバス。
すブロック図、第２図は第１図の各部の波形を示す図で
ある。 １・・・・読み出し専用メモリ（ＲＯＭ）、２・・・・
読み書き可能なメモリ（ＲＡＭ）、３ ＊ ’および５
−・・・ＯＲゲート、６・・・・ＮＯＴゲート、１・・
・・メモリ制御回路、８・・・・データバス、９・・・
・アドレスバス。
Claims (1)
- 読み出し専用メモリと、データバスおよびアドレスバス
を共有し読み出し専用メモリより読み出し周期が早い読
み書き可能なメモリと、この読み出し専用メモリおよび
読み書き可能なメモリを制御するメモリ制御回路と、読
み出し専用メモリ選択時にこの読み出し専用メモリの読
み出しを行なうとその読み出しデータが読み書き可能な
メモリに書き込まれ、読み書き可能なメモリ選択時には
読み出し専用メモリからの読み出しを禁止する手段とを
備えたととを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17111089A JPH0336644A (ja) | 1989-07-04 | 1989-07-04 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17111089A JPH0336644A (ja) | 1989-07-04 | 1989-07-04 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336644A true JPH0336644A (ja) | 1991-02-18 |
Family
ID=15917158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17111089A Pending JPH0336644A (ja) | 1989-07-04 | 1989-07-04 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101665286B1 (ko) * | 2016-01-25 | 2016-10-24 | 김준동 | 연동펌프를 이용한 휴대용 약제살포기 |
-
1989
- 1989-07-04 JP JP17111089A patent/JPH0336644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101665286B1 (ko) * | 2016-01-25 | 2016-10-24 | 김준동 | 연동펌프를 이용한 휴대용 약제살포기 |
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