JPH0336733A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0336733A JPH0336733A JP17232189A JP17232189A JPH0336733A JP H0336733 A JPH0336733 A JP H0336733A JP 17232189 A JP17232189 A JP 17232189A JP 17232189 A JP17232189 A JP 17232189A JP H0336733 A JPH0336733 A JP H0336733A
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- aluminum wiring
- semiconductor device
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の構造に関し、特に多層配線のアル
ミニウム合金に発生するヒロックを抑制する構造に関す
る。
ミニウム合金に発生するヒロックを抑制する構造に関す
る。
［従来の技術］
従来の多層配線を有する半導体装置は、第２図（ａ）、
（ｂ）の第１層めアルミ配線２１に、パターン形成前の
段階でリンＰ、ヒ素Ａｓ、アルゴンＡｒ等のイオンを打
込み、表面に物理的ダメージを与え非晶質化して、その
後の層間絶縁膜形成時や合金化熱処理時の熱工程で成長
してくるヒロックを抑制している。このイオン打込み工
程では１０１１０１Ｓ”台の打込み量が必要となるため
大きなビーム電流がとれる大型のイオン打込み装置で行
なっている。またこのイオン打込みを行なわない場合は
ヒロックがアルミ配線の膜厚と同じ位の高さとなり上下
のアルミ配線間でのショートを弓き起こす。
（ｂ）の第１層めアルミ配線２１に、パターン形成前の
段階でリンＰ、ヒ素Ａｓ、アルゴンＡｒ等のイオンを打
込み、表面に物理的ダメージを与え非晶質化して、その
後の層間絶縁膜形成時や合金化熱処理時の熱工程で成長
してくるヒロックを抑制している。このイオン打込み工
程では１０１１０１Ｓ”台の打込み量が必要となるため
大きなビーム電流がとれる大型のイオン打込み装置で行
なっている。またこのイオン打込みを行なわない場合は
ヒロックがアルミ配線の膜厚と同じ位の高さとなり上下
のアルミ配線間でのショートを弓き起こす。
〔発明が解決しようとする課題１
上記の様なイオン打込みを行なったアルミ配線中には、
第２図（ａ）に示した様に最終工程までの熱処理工程で
の応力により配線中に空孔２７や欠損２８が発生する。
第２図（ａ）に示した様に最終工程までの熱処理工程で
の応力により配線中に空孔２７や欠損２８が発生する。
もし第２層めアルミ配線との接続口を開口する時この空
孔が第１層めのアルミ配線にあると、開口時のエツチン
グ工程で第１層めのアルミ配線下部の絶縁膜に穴が開き
第２層めのアルミ配線をつけると下地基板へ電流リーク
を生じたり、接続口の抵抗が大きくなり、半導体装置の
動作不良の原因となる欠点があった。またイオン打込み
法では横方向ヒロック２９を抑えることが不十分な為に
配線間隔を微細化した場合、隣の配線と電気的ショート
を生じる欠点があった。更に高価なイオン打込み装置を
必要とするため半導体装置の製造コストが上昇すること
も安価な半導体装置を提供する為の障害となっていた。
孔が第１層めのアルミ配線にあると、開口時のエツチン
グ工程で第１層めのアルミ配線下部の絶縁膜に穴が開き
第２層めのアルミ配線をつけると下地基板へ電流リーク
を生じたり、接続口の抵抗が大きくなり、半導体装置の
動作不良の原因となる欠点があった。またイオン打込み
法では横方向ヒロック２９を抑えることが不十分な為に
配線間隔を微細化した場合、隣の配線と電気的ショート
を生じる欠点があった。更に高価なイオン打込み装置を
必要とするため半導体装置の製造コストが上昇すること
も安価な半導体装置を提供する為の障害となっていた。
本発明は上記の様な従来の方法による欠点を取り除き、
半導体装置のアルミ配線に生ずるヒロックの抑制を安価
にできる半導体装置の製造方法を提供することを目的と
する。
半導体装置のアルミ配線に生ずるヒロックの抑制を安価
にできる半導体装置の製造方法を提供することを目的と
する。
［課題を解決するための手段］
本発明は前述の問題点を解決するためアルミ配線のパタ
ーンを形成した後に低温常圧ＣＶＤによりヒロックが大
きく成長しない程度の温度ですばやく絶縁膜の膜付を行
ない、その上部に形成した絶縁膜との二層構造としてヒ
ロックを抑制することを特徴とする。
ーンを形成した後に低温常圧ＣＶＤによりヒロックが大
きく成長しない程度の温度ですばやく絶縁膜の膜付を行
ない、その上部に形成した絶縁膜との二層構造としてヒ
ロックを抑制することを特徴とする。
〔作 用ｊ
低温ですばやく形成した絶縁膜は高さの低い小さなヒロ
ックを多数発生させるがそれ以上大きく成長することを
絶縁膜自体のストレスで抑制する。その上部に形成した
絶縁膜と合わせてアルミ配線間の絶縁耐圧を荷なう役割
をする。
ックを多数発生させるがそれ以上大きく成長することを
絶縁膜自体のストレスで抑制する。その上部に形成した
絶縁膜と合わせてアルミ配線間の絶縁耐圧を荷なう役割
をする。
［実 施 例］
本発明による製造方法を以下に詳細に説明する。第１図
（ａ）の平面構造において、第１層めアルミ配線１１の
パターンを形成した後に１５の低温形成酸化膜を連続式
べＪｔ、 ト炉の常圧ＣＶＤ装置により２５０℃から３
５０℃の温度領域で約２０００人の厚さに形成する。更
にこの後で同一の常圧ＣＶＤ装置または別の減圧ＣＶＤ
、プラズマＣＶＤ装置等で層間の耐圧を確保するのに十
分な膜厚の酸化膜１６を形成する。２５０℃から３５０
℃の温度領域で形成する酸化膜の膜厚は１０００Å以上
あれば良く、バッチ式の常圧ＣＶＤ装置でも低温で３分
以内の短時間で１０００Ａ以上の膜厚を形成できる装置
であれば適用可能である。
（ａ）の平面構造において、第１層めアルミ配線１１の
パターンを形成した後に１５の低温形成酸化膜を連続式
べＪｔ、 ト炉の常圧ＣＶＤ装置により２５０℃から３
５０℃の温度領域で約２０００人の厚さに形成する。更
にこの後で同一の常圧ＣＶＤ装置または別の減圧ＣＶＤ
、プラズマＣＶＤ装置等で層間の耐圧を確保するのに十
分な膜厚の酸化膜１６を形成する。２５０℃から３５０
℃の温度領域で形成する酸化膜の膜厚は１０００Å以上
あれば良く、バッチ式の常圧ＣＶＤ装置でも低温で３分
以内の短時間で１０００Ａ以上の膜厚を形成できる装置
であれば適用可能である。
酸化膜１６を形成した後にＳＯＧ （スピンオングラス
）膜１７を塗布およびベーキングをして段差を平坦化し
て、接続口を開口した後第２層めアルミ配線１７を形成
する。ＳＯＧ膜１７はパターン間隔が十分広く段差も小
さければ省略可能である。更に第３層めのアルミ配線を
形成する場合には第２層めアルミ配線上に低温形成膜を
形成していけば第２層フルミ配綿のヒロックを抑制でき
る。３層以上のアルミ配線で６以下同様である。
）膜１７を塗布およびベーキングをして段差を平坦化し
て、接続口を開口した後第２層めアルミ配線１７を形成
する。ＳＯＧ膜１７はパターン間隔が十分広く段差も小
さければ省略可能である。更に第３層めのアルミ配線を
形成する場合には第２層めアルミ配線上に低温形成膜を
形成していけば第２層フルミ配綿のヒロックを抑制でき
る。３層以上のアルミ配線で６以下同様である。
この低温形成酸化膜にはホウ素、りん、ひ素を添加した
酸化膜でも代替できる。
酸化膜でも代替できる。
本発明の製造方法によればアルミ配線に発生するヒロッ
クの高さをアルミ配線膜厚の４分の１以下と十分小さく
抑えることができ、上下のアルミ配線間の眉間耐圧をイ
オン注入で制御する従来法と同等とすることができる。
クの高さをアルミ配線膜厚の４分の１以下と十分小さく
抑えることができ、上下のアルミ配線間の眉間耐圧をイ
オン注入で制御する従来法と同等とすることができる。
また従来のイオン注入によるヒロック抑制法では、第２
図で示す様にアルミ配線中に熱処理によって生じる空孔
２８や欠損２９があるが、本発明の製造方法ではこれら
が発生せず、エレクトロマイグレーション不良（高密度
の電子電流によりアルミニウム原子が移動し断線する故
障）に対する耐性が従来法に比べ２倍以上向上した。さ
らに従来法でみられる第２図中の横方向ヒロック２９も
本発明による製造方法では、パターンを形成したアルミ
配線の上面と側面の両面で膜が形成されてヒロックが抑
制されるため隣のアルミ配線間とのショートも起こらな
い、これらに加え高価なイオン打込み機が不用で従来か
らあるコストの安い常圧ＣＶＤ装置でアルミ配線中に発
生するヒロックを抑制するという目的を達成できた。
図で示す様にアルミ配線中に熱処理によって生じる空孔
２８や欠損２９があるが、本発明の製造方法ではこれら
が発生せず、エレクトロマイグレーション不良（高密度
の電子電流によりアルミニウム原子が移動し断線する故
障）に対する耐性が従来法に比べ２倍以上向上した。さ
らに従来法でみられる第２図中の横方向ヒロック２９も
本発明による製造方法では、パターンを形成したアルミ
配線の上面と側面の両面で膜が形成されてヒロックが抑
制されるため隣のアルミ配線間とのショートも起こらな
い、これらに加え高価なイオン打込み機が不用で従来か
らあるコストの安い常圧ＣＶＤ装置でアルミ配線中に発
生するヒロックを抑制するという目的を達成できた。
第１図（ａ）、（ｂ）は、本発明の半導体装置の製造方
法を適用した時の半導体装置の平面図（ａ）と主要構造
断面図（ｂ）を示す。 第２図（ａ）、（ｂ）は、従来の半導体装置の製造方法
を適用した時の半導体装置の平面図（ａ）と主要構造断
面図（ｂ）を示し、欠陥を強調して付記する。 １１ ・ ｌ ２ ・ １３ ・ １４ ・ ｌ ５ ・ １６ ・ ｌ ７ ・ ２１ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ２７ ・ ２８ ・ ２９ ・ ・第１層めアルミ配線 ・第２層めアルミ配線 ・半導体基板 ・層間絶縁膜 ・低温形成酸化膜 ・酸化膜 ・ＳＯＧ膜 ・第１層めアルミ配線 ・第２層めアルミ配線 ・半導体基板 ・層間絶縁膜 ・ 酸化１莫 ・ＳＯＧ膜 ・アルミ配線中の空孔 ・アルミ配線中の欠損 ・横方向ヒロック （イオン注入無） （イオン注入有） 第 圓 （ 失 ） 砧 凪 （ し ）
法を適用した時の半導体装置の平面図（ａ）と主要構造
断面図（ｂ）を示す。 第２図（ａ）、（ｂ）は、従来の半導体装置の製造方法
を適用した時の半導体装置の平面図（ａ）と主要構造断
面図（ｂ）を示し、欠陥を強調して付記する。 １１ ・ ｌ ２ ・ １３ ・ １４ ・ ｌ ５ ・ １６ ・ ｌ ７ ・ ２１ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ２７ ・ ２８ ・ ２９ ・ ・第１層めアルミ配線 ・第２層めアルミ配線 ・半導体基板 ・層間絶縁膜 ・低温形成酸化膜 ・酸化膜 ・ＳＯＧ膜 ・第１層めアルミ配線 ・第２層めアルミ配線 ・半導体基板 ・層間絶縁膜 ・ 酸化１莫 ・ＳＯＧ膜 ・アルミ配線中の空孔 ・アルミ配線中の欠損 ・横方向ヒロック （イオン注入無） （イオン注入有） 第 圓 （ 失 ） 砧 凪 （ し ）
Claims (1)
- 一層または多層のアルミニウム合金配線（以下アルミ配
線と略す）を有する半導体装置において、アルミ配線の
パターンを形成した後に４００℃以下の低温常圧ＣＶＤ
により１０００Åから３０００Å絶縁性薄膜を形成し、
その上部に形成した絶縁膜との二層構造としてアルミ配
線上に生じる突起（以下ヒロックと略す）を抑制するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17232189A JPH0336733A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17232189A JPH0336733A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336733A true JPH0336733A (ja) | 1991-02-18 |
Family
ID=15939746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17232189A Pending JPH0336733A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336733A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681327A3 (en) * | 1994-04-28 | 1997-02-05 | Xerox Corp | Double dielectric covering layer for the reduction of hills in metallic layers for thin-film structures. |
| JP2009044021A (ja) * | 2007-08-10 | 2009-02-26 | Sanyo Electric Co Ltd | 固体電解コンデンサおよびその製造方法 |
-
1989
- 1989-07-04 JP JP17232189A patent/JPH0336733A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681327A3 (en) * | 1994-04-28 | 1997-02-05 | Xerox Corp | Double dielectric covering layer for the reduction of hills in metallic layers for thin-film structures. |
| JP2009044021A (ja) * | 2007-08-10 | 2009-02-26 | Sanyo Electric Co Ltd | 固体電解コンデンサおよびその製造方法 |
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