JPH0586661B2 - - Google Patents
Info
- Publication number
- JPH0586661B2 JPH0586661B2 JP58216182A JP21618283A JPH0586661B2 JP H0586661 B2 JPH0586661 B2 JP H0586661B2 JP 58216182 A JP58216182 A JP 58216182A JP 21618283 A JP21618283 A JP 21618283A JP H0586661 B2 JPH0586661 B2 JP H0586661B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- interlayer insulating
- wiring
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらには
多層配線構造を有する半導体集積回路装置に適用
して特に有効な技術に関するもので、たとえば、
下層のアルミニウム配線と上層のアルミニウム配
線とをスルーホールを介して接続するようにした
半導体集積回路装置に利用して有効な技術に関す
るものである。
多層配線構造を有する半導体集積回路装置に適用
して特に有効な技術に関するもので、たとえば、
下層のアルミニウム配線と上層のアルミニウム配
線とをスルーホールを介して接続するようにした
半導体集積回路装置に利用して有効な技術に関す
るものである。
多層配線構造を有する半導体集積回路装置、例
えばアルミニウムを用いた２層配線構造を有する
半導体集積回路装置にあつては、下層のアルミニ
ウム配線と上層のアルミニウム配線とを絶縁・隔
離するための層間絶縁膜が設けられる。そして、
この層間絶縁膜に開孔されたスルーホールを介し
て両層の配線が部分的に接続され、これにより多
層構造の配線が形成される。この場合の層間絶縁
膜としてはPSG（リン・シリケート・ガラス）が
使用される。
えばアルミニウムを用いた２層配線構造を有する
半導体集積回路装置にあつては、下層のアルミニ
ウム配線と上層のアルミニウム配線とを絶縁・隔
離するための層間絶縁膜が設けられる。そして、
この層間絶縁膜に開孔されたスルーホールを介し
て両層の配線が部分的に接続され、これにより多
層構造の配線が形成される。この場合の層間絶縁
膜としてはPSG（リン・シリケート・ガラス）が
使用される。
ところで、上述した多層配線構造において、上
層のアルミニウム配線を上記スルーホールを介し
て下層のアルミニウム配線に部分的に接続するた
めには、先ず、そのスルーホールの下から覗いて
いる下層アルミニウム配線の露出表面をきれいに
クリーニングしなければならない。このクリーニ
ングはアルゴンなどのイオンをたたきつける、い
わゆるイオン・スパツタ・エツチングによつて行
なわれる。このイオン・スパツタ・エツチングが
行なわれた後、アルミニウムがデポジツトされ、
さらにパターニング・エツチされて、２層目の配
線が形成される。
層のアルミニウム配線を上記スルーホールを介し
て下層のアルミニウム配線に部分的に接続するた
めには、先ず、そのスルーホールの下から覗いて
いる下層アルミニウム配線の露出表面をきれいに
クリーニングしなければならない。このクリーニ
ングはアルゴンなどのイオンをたたきつける、い
わゆるイオン・スパツタ・エツチングによつて行
なわれる。このイオン・スパツタ・エツチングが
行なわれた後、アルミニウムがデポジツトされ、
さらにパターニング・エツチされて、２層目の配
線が形成される。
しかしかかる技術においては、上記イオン・ス
パツタ・エツチングによるクリーニングを行なう
際に、そのイオン例えばアルゴル・イオンが層間
絶縁膜中に侵入し、この侵入したイオンが、上層
の配線を形成した後に行なわれる熱処理などによ
つて再放出され、これにより上層の配線にふくれ
などの欠陥が生じてしまう、という問題点が生ず
るということが本発明者によつてあきらかとされ
た。
パツタ・エツチングによるクリーニングを行なう
際に、そのイオン例えばアルゴル・イオンが層間
絶縁膜中に侵入し、この侵入したイオンが、上層
の配線を形成した後に行なわれる熱処理などによ
つて再放出され、これにより上層の配線にふくれ
などの欠陥が生じてしまう、という問題点が生ず
るということが本発明者によつてあきらかとされ
た。
この発明の目的は、多層配線構造を有する半導
体集積回路装置につては、上層の配管にふくれな
どの欠陥が生じることを確実に防止できるように
した半導体集積回路装置技術を提供するものであ
る。
体集積回路装置につては、上層の配管にふくれな
どの欠陥が生じることを確実に防止できるように
した半導体集積回路装置技術を提供するものであ
る。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面から明かになるであろう。
な特徴については、本明細書の記述および添附図
面から明かになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、層間絶縁膜の少なくとも表面部分を
プラズマ・酸化膜で形成することにより、イオ
ン・スパツタ・エツチングによるクリーニング時
のイオンの侵入を少なくし、これにより上層の配
線にふくれなどの欠陥が生じることを確実に防止
できるようにする、という目的を達成するもので
ある。
プラズマ・酸化膜で形成することにより、イオ
ン・スパツタ・エツチングによるクリーニング時
のイオンの侵入を少なくし、これにより上層の配
線にふくれなどの欠陥が生じることを確実に防止
できるようにする、という目的を達成するもので
ある。
〔実施例〕
以下、この発明の代表的な実施例を図面を参照
しながら説明する。
しながら説明する。
なお、図面において同一あるいは相当する部分
は同一符号で示す。
は同一符号で示す。
第１図はこの発明による半導体集積回路装置の
要部一実施例を示す。
要部一実施例を示す。
同図に示す半導体集積回路装置は、アルミニウ
ムを用いた２層配線構造を有する半導体集積回路
装置であつて、下層のアルミニウム配線１４と上
層のアルミニウム配線２４とを絶縁・隔離するた
めの層間絶縁膜２２が形成されている。そして、
この層間絶縁膜２２に開孔されたスルーホール
THを介して両層の配線１４と２４とが部分的に
接続され、これにより多層構造の配線が形成され
ている。そして、その層間絶縁膜２２の表面部分
は、プラズマ・化学気相法によつて約6000Åから
8000Åの厚さに形成されたシリコン酸化膜、いわ
ゆるプラズマ・酸化膜（以下、Ｐ・SiOと略称す
る。）２０によつて形成されている。
ムを用いた２層配線構造を有する半導体集積回路
装置であつて、下層のアルミニウム配線１４と上
層のアルミニウム配線２４とを絶縁・隔離するた
めの層間絶縁膜２２が形成されている。そして、
この層間絶縁膜２２に開孔されたスルーホール
THを介して両層の配線１４と２４とが部分的に
接続され、これにより多層構造の配線が形成され
ている。そして、その層間絶縁膜２２の表面部分
は、プラズマ・化学気相法によつて約6000Åから
8000Åの厚さに形成されたシリコン酸化膜、いわ
ゆるプラズマ・酸化膜（以下、Ｐ・SiOと略称す
る。）２０によつて形成されている。
ここで、先ず、下層の配線すなわち１層目のア
ルミニウム配線１４は次のようにして形成され
る。すなわち、第２図に示すように、素子領域を
形成する拡散層n-，ｐ，n+が選択・形成された
シリコン半導体基体１０の表面に１層目の酸化絶
縁膜１２を形成する。この絶縁膜１２に電極取出
し用のスルーホールTHを開孔させる。次に、ア
ルミニウムをデポジツトし、パターニング・エツ
チングを行なう。これにより、第１層目のアルミ
ニウム配線１４が形成される。
ルミニウム配線１４は次のようにして形成され
る。すなわち、第２図に示すように、素子領域を
形成する拡散層n-，ｐ，n+が選択・形成された
シリコン半導体基体１０の表面に１層目の酸化絶
縁膜１２を形成する。この絶縁膜１２に電極取出
し用のスルーホールTHを開孔させる。次に、ア
ルミニウムをデポジツトし、パターニング・エツ
チングを行なう。これにより、第１層目のアルミ
ニウム配線１４が形成される。
次に、第３図に示すように層間絶縁膜２２を形
成する。上記層間絶縁膜２２は、その表面部分を
なすＰ・SiO２０の下に、スピンナー塗付による
約2000Åの厚さに形成されたガラス層（以下、
SOGと略称する。）１８が設けられている。さら
に、このSOG１８の下には、約2000Åの厚さに
形成されたＰ・SiO１６が設けられている。結
局、上記層間絶縁膜２２は、Ｐ・SiO１６／SOG
１８／Ｐ・SiO２０の３層からなる。
成する。上記層間絶縁膜２２は、その表面部分を
なすＰ・SiO２０の下に、スピンナー塗付による
約2000Åの厚さに形成されたガラス層（以下、
SOGと略称する。）１８が設けられている。さら
に、このSOG１８の下には、約2000Åの厚さに
形成されたＰ・SiO１６が設けられている。結
局、上記層間絶縁膜２２は、Ｐ・SiO１６／SOG
１８／Ｐ・SiO２０の３層からなる。
第４図は上記のように形成された層間絶縁膜２
２には、上層と下層の配線１４と１６とを接続さ
せるためのスルーホールTHが開孔される。次い
で、そのスルーホールTHの下から覗いている１
層目のアルミニウム配線１４の露出表面１４ａを
きれいにクリーニングするために、上方から全面
的にアルゴン・イオンをたたきつける。つまり、
イオン・スパツタ・エツチングを行なう。このイ
オン・スパツタ・エツチングが行なわれた後、ア
ルミニウムがデポジツトされ、さらにパターニン
グ・エツチされて、２層目のアルミニウム配線２
４が形成される。以上のようにして、第１図に示
すような多層配線構造を形成しさらにこの構造を
有する第５図に示されるような２つのアイソレー
シヨン層３０に囲まれた島領域３２内に半導体集
積回路装置が形成される。
２には、上層と下層の配線１４と１６とを接続さ
せるためのスルーホールTHが開孔される。次い
で、そのスルーホールTHの下から覗いている１
層目のアルミニウム配線１４の露出表面１４ａを
きれいにクリーニングするために、上方から全面
的にアルゴン・イオンをたたきつける。つまり、
イオン・スパツタ・エツチングを行なう。このイ
オン・スパツタ・エツチングが行なわれた後、ア
ルミニウムがデポジツトされ、さらにパターニン
グ・エツチされて、２層目のアルミニウム配線２
４が形成される。以上のようにして、第１図に示
すような多層配線構造を形成しさらにこの構造を
有する第５図に示されるような２つのアイソレー
シヨン層３０に囲まれた島領域３２内に半導体集
積回路装置が形成される。
さて、上述した半導体集積回路装置の多層配線
構造においては、上記層間絶縁膜２２の少なくて
も表面部分つまり最上層部分が、PSGではなく、
Ｐ・SiO２０によつて形成されている。このＰ・
SiO２０は、プラズマ・化学気相法により、下層
のアルミニウム配線１４の溶解温度よりも十分に
低い温度で形成することができる。従つて、下層
のアルミニウム配線１４を破壊あるいは破損する
ことなく、層間の耐圧を確保するのに十分な厚さ
に形成することができる。また、このＰ・SiO２
０は機械的に強靱かつ組織がち密であつて、ひび
割れあるいはヒルロツク（熱膨張率の差によつて
岩状のこぶを作ること）などを生じさせない、と
いうことも判明した。さらに、注目すべきこと
は、上記イオン・スパツタ・エツチングの際のア
ルゴン・イオンの侵入がほとんどなく、これによ
りその上に２層目のアルミニウム配線２４を形成
しても、ふくれなどの欠陥が生じない、というこ
とである。
構造においては、上記層間絶縁膜２２の少なくて
も表面部分つまり最上層部分が、PSGではなく、
Ｐ・SiO２０によつて形成されている。このＰ・
SiO２０は、プラズマ・化学気相法により、下層
のアルミニウム配線１４の溶解温度よりも十分に
低い温度で形成することができる。従つて、下層
のアルミニウム配線１４を破壊あるいは破損する
ことなく、層間の耐圧を確保するのに十分な厚さ
に形成することができる。また、このＰ・SiO２
０は機械的に強靱かつ組織がち密であつて、ひび
割れあるいはヒルロツク（熱膨張率の差によつて
岩状のこぶを作ること）などを生じさせない、と
いうことも判明した。さらに、注目すべきこと
は、上記イオン・スパツタ・エツチングの際のア
ルゴン・イオンの侵入がほとんどなく、これによ
りその上に２層目のアルミニウム配線２４を形成
しても、ふくれなどの欠陥が生じない、というこ
とである。
また、上記Ｐ・SiO２０の下にSOG１８を設け
ておくことにより、表面の段差が埋められて平坦
化され、これにより段切れが防止されるようにな
る。さらに、上記層間絶縁膜２２の最下層すなわ
ち１層目のアルミニウム配線１４が形成された上
にもＰ・SiO１６を設けることにより、当該部分
におけるヒルロツクが押えられ、これによりさら
に安定かつ信頼性の高い多層配線構造が得られる
ようになる。
ておくことにより、表面の段差が埋められて平坦
化され、これにより段切れが防止されるようにな
る。さらに、上記層間絶縁膜２２の最下層すなわ
ち１層目のアルミニウム配線１４が形成された上
にもＰ・SiO１６を設けることにより、当該部分
におけるヒルロツクが押えられ、これによりさら
に安定かつ信頼性の高い多層配線構造が得られる
ようになる。
(1) 半導体基板上に多層構造の配線が形成された
半導体集積回路装置にあつて、配線層と配線層
との間に介在する層間絶縁膜の少なくとも表面
部分をＰ・SiOで形成することにより、イオ
ン・スパツタ・エツチングによるクリーニング
時のイオンの侵入をほとんどなくすことがで
き、これにより上層の配線にふくれなどの欠陥
が生じることを確実に防止できる、という効果
が得られる。
半導体集積回路装置にあつて、配線層と配線層
との間に介在する層間絶縁膜の少なくとも表面
部分をＰ・SiOで形成することにより、イオ
ン・スパツタ・エツチングによるクリーニング
時のイオンの侵入をほとんどなくすことがで
き、これにより上層の配線にふくれなどの欠陥
が生じることを確実に防止できる、という効果
が得られる。
(2) また、上記Ｐ・SiOの下にSOGを設けておく
ことにより、表面の段差が平坦化され、これに
より段切れが防止されるようになる、という効
果が得られる。
ことにより、表面の段差が平坦化され、これに
より段切れが防止されるようになる、という効
果が得られる。
(3) さらに、上記層間絶縁膜の最下層にもＰ・
SiOを設けることにより、当該部分におけるヒ
ルロツクが押えられ、これによりさらに安定か
つ信頼性の高い多層配線構造が得られるように
なる、という効果が得られる。
SiOを設けることにより、当該部分におけるヒ
ルロツクが押えられ、これによりさらに安定か
つ信頼性の高い多層配線構造が得られるように
なる、という効果が得られる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、上記配線はアルミニウム以外の
導電体であつてもよい。
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、上記配線はアルミニウム以外の
導電体であつてもよい。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である半導
体集積回路装置の多層配線技術に適用した場合に
ついて説明したが、それに限定されるものではな
く、例えば、ハイブリツド半導体集積回路などに
おける多層配線技術などにも適用できる。
れた発明をその背景となつた利用分野である半導
体集積回路装置の多層配線技術に適用した場合に
ついて説明したが、それに限定されるものではな
く、例えば、ハイブリツド半導体集積回路などに
おける多層配線技術などにも適用できる。
第１図はこの発明による半導体集積回路装置の
一実施例を示す要部断面図である。第２図は本発
明の一実施例の工程フローの一部を示す断面図、
第３図は本発明の一実施例の工程フローの一部を
示す断面図、第４図は本発明の一実施例の工程フ
ローの一部を示す断面図である。第５図は本発明
により完成した半導体集積回路装置の断面図を示
す。 １０……半導体基体、１２……１層目の酸化絶
縁膜、１４……１層目の配線、１４ａ……１層目
の配線の露出面、１６……プラズマ・酸化膜
（Ｐ・SiO）、１８……スピンナー塗付されたガラ
ス層（SOG）、２０……プラズマ・酸化膜（Ｐ・
SiO）、２２……層間絶縁膜、２４……２層目の
配線、TH……スルーホール、３０……アイソレ
ーシヨン層、３２……島領域。
一実施例を示す要部断面図である。第２図は本発
明の一実施例の工程フローの一部を示す断面図、
第３図は本発明の一実施例の工程フローの一部を
示す断面図、第４図は本発明の一実施例の工程フ
ローの一部を示す断面図である。第５図は本発明
により完成した半導体集積回路装置の断面図を示
す。 １０……半導体基体、１２……１層目の酸化絶
縁膜、１４……１層目の配線、１４ａ……１層目
の配線の露出面、１６……プラズマ・酸化膜
（Ｐ・SiO）、１８……スピンナー塗付されたガラ
ス層（SOG）、２０……プラズマ・酸化膜（Ｐ・
SiO）、２２……層間絶縁膜、２４……２層目の
配線、TH……スルーホール、３０……アイソレ
ーシヨン層、３２……島領域。
Claims (1)
- 【特許請求の範囲】 １ アルミニウムより成る第１層目配線、その上
層に形成されたアルミニウムより成る第２層目配
線の夫々が、両者間の層間絶縁膜に形成されたス
ルーホールを通して電気的に接続される半導体集
積回路装置の製造方法において、 半導体基板上の一部の領域に前記第１層目配線
を形成する工程と、 この第１層目配線を含む半導体基板上の全面
に、多層構造の層間絶縁膜の最下層としてプラズ
マ・酸化膜をプラズマ・化学気相法で形成する工
程と、 前記半導体基板上の全面に、多層構造の層間絶
縁膜の中間層としてガラス層をスピンナー塗布法
で形成する工程と、 前記半導体基板上の全面に、多層構造の層間絶
縁膜の最上層としてプラズマ・酸化膜をプラズ
マ・化学気相法で形成する工程と、 この多層構造の層間絶縁膜に前記第１層目配線
上の一部の領域に達するスルーホールを形成し、
このスルーホール内の第１層目配線の表面をイオ
ン・スパツタ・エツチング法でクリーニングする
工程と、 前記層間絶縁膜上に前記スルーホールを通して
第１層目配線に電気的に接続する第２層目配線を
形成する工程とを 備えたことを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21618283A JPS60109248A (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21618283A JPS60109248A (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109248A JPS60109248A (ja) | 1985-06-14 |
| JPH0586661B2 true JPH0586661B2 (ja) | 1993-12-13 |
Family
ID=16684571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21618283A Granted JPS60109248A (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109248A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084090B2 (ja) * | 1986-08-27 | 1996-01-17 | 株式会社日立製作所 | Ｉｃ配線の切断方法及び装置 |
| JPS63177539A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 半導体装置及びその製造方法 |
| JPS6445148A (en) * | 1987-08-13 | 1989-02-17 | Fuji Xerox Co Ltd | Semiconductor device and manufacture thereof |
| JPH02203551A (ja) * | 1989-02-02 | 1990-08-13 | Sony Corp | 多層配線形成法 |
| US5426076A (en) * | 1991-07-16 | 1995-06-20 | Intel Corporation | Dielectric deposition and cleaning process for improved gap filling and device planarization |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57170550A (en) * | 1981-04-15 | 1982-10-20 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5816545A (ja) * | 1981-07-23 | 1983-01-31 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-11-18 JP JP21618283A patent/JPS60109248A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60109248A (ja) | 1985-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100269042B1 (ko) | 배선층의형성방법 | |
| JPH09139431A (ja) | 半導体装置とその製造方法 | |
| JPS60109248A (ja) | 半導体集積回路装置の製造方法 | |
| JP3729731B2 (ja) | 半導体素子の製造方法 | |
| JPH0332214B2 (ja) | ||
| JPS62137853A (ja) | 多層配線の形成方法 | |
| JPS61196555A (ja) | 多層配線の形成方法 | |
| JPS60113444A (ja) | 多層配線構造 | |
| KR0150685B1 (ko) | 반도체 소자의 다층금속배선 형성방법 | |
| JPH0614523B2 (ja) | 半導体装置及びその製造方法 | |
| KR19980033828A (ko) | 반도체 장치의 금속층간 절연막 형성방법 | |
| JP3720574B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0582653A (ja) | 半導体装置の製造方法 | |
| JPH0122984B2 (ja) | ||
| JPS61102754A (ja) | 半導体装置 | |
| JPH05152444A (ja) | 半導体装置の製造方法 | |
| KR19980043735A (ko) | 반도체 장치의 층간 절연막 형성방법 | |
| JPH05160126A (ja) | 多層配線形成法 | |
| JPH0319222A (ja) | 半導体装置の製造方法 | |
| JPH08139185A (ja) | 半導体装置の製造方法 | |
| JPH0794583A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6145859B2 (ja) | ||
| JPH01241845A (ja) | 半導体装置の製造方法 | |
| JPH065712A (ja) | 半導体装置の製造方法 | |
| JPH0573059B2 (ja) |