JPH0337733A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロコ
ンピュータコアを用いたＡＳＩＣ（特定用途向は集積回
路）に関する。

［従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に伴
ない、マイクロコンピュータを含むＬＳＩを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなＬＳＩを短時間にかつ確実に開発することが要求
される。

マイクロコンピュータをコア（核）にするＡＳＩＣの開
発手法として、第１６図に示すような技術の例がある。

この技術では、ＣＰＵ　（中央演算処理装置）コア２０
１、ＲＯＭ　（リードオンリメモリ）２０２、ＲＡＭ　
（ランダムアクセスメモリ）２０３、Ｉ／Ｆ回路（イン
ターフェイス回路）２０４、タイマ２０５、Ｉ１０ボー
ト（入出カポ−））２０６およびバス２０７を含む１、
チップマイクロコンピユータ２０８内に、ユーザのシス
テムに特有なロジック回路２０９が組込まれ、１、チッ
プ上にこれらが集積化される。第１６図に示すように、
ロジック回路２０９は、マイクロコンピュータ２０８内
のバス２０７に接続されている。

また、マイクロコンピュータをコアにするＡＳＩＣ（以
下、マイコンコアＡＳＩＣと呼ぶ）の他の開発手法とし
て、第１７図に示すような技術の例がある。この技術で
は、マイクロコンピュータチップ３０１およびロジック
回路チップ３０２がチップ３０３上に配置され、これら
を１、チップ化するために必要な新たなパッド３０４が
設けられる。そして、マイクロコンピュータチップ３０
１上のパッド３０５、ロジック回路３０２上のパッド３
０６および新たに設けられたパッド３０４間に配線が設
けられてそれらが１、チップ化される。

これらの技術によると、汎用のマイクロコンピュータと
ユーザに特有のロジック回路とが１、チップ化されるた
め、システムの小型化およびコストダウンを容易に行な
うことができる。

［発明が解決しようとする課題］ しかし、第１６図に示される技術においては、１、チッ
プマイクロコンピユータ２０８内にロジック回路２０９
を組込むために、レイアウトの変更および追加が必要と
なり、マイクロコンピュータチップ２０ｇの全体を改造
することとなる。そのため、チップの開発、総合的なタ
イミング検証、テストプログラムの開発およびデバッグ
に間開がかかることになる。また、チップの開発には、
マイクロコンピュータのパターン、回路構成、タイミン
グ、テスト方法などのすべてを熟知している技術者が必
要となる。

また、マイクロコンピュータチップ用に既に開発されて
いるテストプログラム、ソフトウェア開発・デバッグ用
ツール等を使用することができない。したがって、それ
らのテストプログラム、ソフトウェア開発・デバッグ用
ツール等を新たに開発しなければならない。

一方、第１７図に示される技術においては、複数のチッ
プ間に配線を施すことによりそれらが１、チップ化され
るので、それぞれのチップ３０１゜３０２上にパッド３
０５，３０６や入出力回路３０７．３０８などが存在す
る。そのため、パッド、ドライバ回路等が重複し、無駄
が生じるとともに、チップサイズが大きくなる。また、
マイクロコンピュータチップ３０１とロジック回路チッ
プ３゜２とを電気的に分離することができないので、マ
イクロコンピュータチップ用またはロジック回路チップ
用に既に開発されているテストプログラム、ソフトウェ
ア開発・デバッグ用ツール等を使用することができない
。したがって、それらのテストプログラム、ソフトウェ
ア開発・デバッグ用ツール等を新たに開発しなければな
らない。

この発明の目的は、マイコンコアＡＳＩＣを短時間に少
ない開発労力およびコストで実現することが可能な半導
体集積回路装置を提供することである。

［課題を解決するための手段］ この発明にかかる半導体集積回路装置は、１、チップ上
に形成される半導体集積回路装置であって、中央演算処
理装置および記憶装置を含むマイクロコンピュータコア
、マイクロコンピュータコアにより制御される論理回路
部、第１の周辺回路、第２の周辺回路、第１の信号線、
第２の信号線、第３の信号線、および制御手段を備える
。

第１の周辺回路は、パッドおよびドライバ手段を含み、
マイクロコンピュータコアまたは論理回路部に対して信
号を人力または出力する。第２の周辺回路は、パッドお
よびドライバ手段を含み、マイクロコンピュータコアま
たは論理回路部に対して信号を人力または出力する。第
１の信号線は、マイクロコンピュータコアに接続される
。第２の信号線は、論理回路部に接続される。第３の信
号線は、マイクロコンピュータコアおよび論理回路部間
に接続される。制御手段は、第１の信号線または第３の
信号線を選択的に第１の周辺回路に結合させ、第２の信
号線またはは第３の信号線を選択的に第２の周辺回路に
結合させる。

［作用］ 通常の動作時に、制御手段によって第１の信号線が第１
の周辺回路に結合されかつ第２の信号線が第２の周辺回
路に結合されると、第１の周辺回路および第１の信号線
を介してマイクロコンピュータコアに対して信号が入出
力され、第２の周辺回路および第２の信号線を介して論
理回路部に対して信号が入出力される。

マイクロコンピュータコアのテスト時に、制御手段によ
って第１の信号線が第１の周辺回路に結合されかつ第３
の信号線が第２の周辺回路に結合されると、第１の周辺
回路および第１の信号線を介してマイクロコンピュータ
コアに対して信号が入出力され、かつ第２の周辺回路お
よび第３の信号線を介してマイクロコンピュータコアに
対して信号が入出力される。

論理回路部のテスト時に、制御手段によって第３の信号
線が第１の周辺回路に結合されかつ第２の信号線が第２
の周辺回路に結合されると、第１の周辺回路および第３
の信号線を介して論理回路部に対して信号が人出力され
、かつ第２の周辺回路および第２の信号線を介して論理
回路部に対して信号が人出力される。

このように、テスト時には、マイクロコンピュータコア
および論理回路部間に接続される信号線を介してマイク
ロコンピュータコアまたは論理回路部に対して信号を人
出力することができる。

この発明によれば、マイクロコンピュータコアおよび論
理回路部を個々にテストすることができるので、汎用の
マイクロコンピュータおよび論理回路のために既に開発
されているテストプログラムおよびソフト開発・デバッ
グ用ツールなどを使用することができる。

また、パッドやドライバ手段が、マイクロコンピュータ
コアおよび論理回路部内には含まれず、第１および第２
の周辺回路に含まれているので、従来例に比べてチップ
サイズが小さくなる。さらに、−マイクロコンピュータ
コアのレイアウトを変更および追加することなく、論理
回路部を仕様に合わせて設計することができる。

〔実施例〕

以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図はこの発明の一実施例による半導体集積回路装置
の概略構成を示す平面図である。半導体チップ１上にマ
イクロコンピュータコア（またはマイクロコンピュータ
ユニットコア；以下、マイコンコアと呼ぶ）２およびラ
ンダムロジック回路３が設けられている。半導体チップ
１上の周縁部には共通共用端子回路４、選択共用端子回
路５、マイコンコア用の専用端子回路６、ランダムロジ
ック回路用の専用端子回路７、および選択専用端子回路
６ａ、７ａが設けられている。また、半導体チップ１上
にモード設定信号発生回路８およびモード信号入力回路
９が設けられている。

第２図に示すように、マイコンコア２は、ＣＰＵコア２
１、ＲＯＭ２２、ＲＡＭ２３、ｌ／Ｆ回路２４、タイマ
２５、Ｉ１０ボート２６およびバス２７を含み、人出力
ドライバ、パッドなどからなる入出力回路を含まない。

ランダムロジ・ソク回路３は、種々のゲート、カウンタ
、フリップフロップなどから構成される論理回路であり
、特定用途の仕様に従って設計される。

次に、第３図を参照すると、共通共用端子回路４は、通
常はマイコンコア２およびランダムロジック回路３に結
合され、テスト時にはマイコンコア２またはランダムロ
ジック回路３に選択的に結合される。選択共用端子回路
５は、通常はマイコンコア２およびランダムロジック回
路３のいずれか一方に固定的に結合され、テスト時には
マイコンコア２またはランダムロジック回路３に選択的
に結合される。専用端子回路６はマイコンコア２のみに
固定的に結合され、専用端子回路７はランダムロジック
回路３のみに固定的に結合されている。マイコンコア２
およびランダムロジック回路３は信号線ＬＩにより相互
に結合されている。

選択専用端子回路６ａはマイコンコア２および信号線Ｌ
ｌに結合され、選択専用端子回路７ａはランダムロジッ
ク回路３および信号線ＬＩに結合されている。

モード信号入力回路９には、この半導体集積回路装置を
通常モード、マイコンコア２のテストモード（以下、Ｍ
ＣＵテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、Ｒ／Ｌテストモードと呼ぶ
）に設定するためのモード信号が与えられる。モード設
定信号発生回路８は、モード信号入力回路９の出力に応
答して、共通共用端子回路４および選択共用端子回路５
にモード設定信号を与える。

第４図は、共通共用端子回路４および選択共用端子回路
５の構成を示すブロック図である。共通共用端子回路４
は、切換回路４１および入出力回路４２からなり、選択
共用端子回路５も同様に、切換回路５１および入出力回
路５２からなる。切換回路４１は、信号線ＬＭによりマ
イコンコア２に接続されかつ信号線ＬＲによりランダム
ロジック回路３に接続されている。切換回路５１も同様
に、信号線ＬＭによりマイコンコア２に接続されかつ信
号ＩＪＬＲによりランダムロジック回路３に接続されて
いる。また、切換回路４１および切換回路５１には、信
号線ＬＣを介してモード設定信号発生回路８からモード
設定信号が与えられる。

第５Ａ図、第５Ｂ図および第５Ｃ図は共通共用端子回路
４の機能を説明するための模式図である。

通常モードにおいては、第５Ａ図に示すように、入出力
回路４２が切換回路４１によりマイコンコア２およびラ
ンダムロジック回路３に結合される。

ＭＣＵテストモードにおいては、第５Ｂ図に示すように
、入出力回路４２が切換回路４１によりマイコンコア２
に結合される。Ｒ／Ｌテストモードにおいては、第５Ｃ
図に示すように、入出力回路４２が切換回路４１により
ランダムロジック回路３に結合される。

第６図は選択共用端子回路５の機能を説明するための模
式図である。通常モードにおいては、第６図に示すよう
に、入出力回路５２が切換スイッチ５１によりマイコン
コア２およびランダムロジック回路３のいずれか一方に
固定的に結合される。

マイコンコア２およびランダムロジック回路３のいずれ
に結合されるかは、その半導体集積回路装置の仕様によ
って定められる。

ＭＣＵテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路５２が切換回路５１によりマ
イコンコア２に結合される。Ｒ／Ｌテストモードにおい
ても、共通共用端子回路４の場合と同様に、入出力回路
５２が切換回路５１によりランダムロジック回路３に結
合される。

第７図はモード設定信号発生回路８およびモード信号入
力回路９の構成を示す図である。モード信号入力回路９
は、バッド９１．９２および入力バッファ９３．９４を
含む。モード設定信号発生回路８には、パッド９１およ
び入力バッファ９３を介してモード信号φ０が与えられ
かつバッド９２および人力バッファ９４を介してモード
信号φ１が与えられる。モード設定信号発生回路８は、
モード信号φＯ１φ１に基づいてモード設定信号ＴＮ、
ＴＭ、ＴＲを発生する。通常モード時にはモード設定信
号ＴＮがアクティブとなり、ＭＣＵテストモード時には
モード設定信号ＴＭがアクティブとなり、Ｒ／Ｌテスト
モード時にはモード設定信号ＴＲがアクティブとなる。

第８図は信号線の構成を詳細に示す図である。

信号線ＬＭは、出力データＤＯＭを伝送するためのデー
タ線、人力データＤＩＭを伝送するためのデータ線およ
び制御信号ＣＭを伝送するための制御線からなる。この
信号線ＬＭはマイコンコア２のＩ１０ボート２６（第２
図参照）に接続される。

信号線ＬＲは、出力データＤＯＲを伝送するためのデー
タ線、入力データＤＩＲを伝送するためのデータ線およ
び制御信号ＣＲを伝送するための制御線からなる。また
、信号線ＬＣは、モード設定信号ＴＮ、ＴＭ、ＴＲを伝
送するための３本の信号線からなる。

第９図は共通共用端子回路４の構成を示す図である。入
出力回路４２は、バッド４３および出力ドライバ４４を
含む。

通常モード時には、モード設定信号ＴＮがアクティブと
なる。それにより、切換回路４１は、制御信号ＣＭ、Ｃ
Ｒの一方および出力データＤＯＭ。

ＤＯＲの一方を出力ドライバ４４に与える。出力ドライ
バ４４は制御信号に応答して出力データをバッド４３に
出力する。

ＭＣＵテストモード時には、モード設定信号ＴＭがアク
ティブとなる。それにより、切換回路４１は制御信号Ｃ
Ｍおよび出力データＤＯＭを出力ドライバ４４に与える
。出力ドライバ４４は制御信号ＣＭに応答して出力デー
タＤＯＭをバッド４３に出力する。

Ｒ／Ｌテストモード時には、モード設定信号ＴＲがアク
ティブとなる。それにより、切換回路４１は制御信号Ｃ
Ｒおよび出力データＤＯＲを出力ドライバ４４に与える
。出力ドライバ４４は制御信号ＣＲに応答して出力デー
タＤＯＲをバッド４３に出力する。

また、入力データＤＩＭはバッド４３からマイコンコア
２に入力され、入力データＤＩＲはバッド４３からラン
ダムロジック回路３に人力される。

選択共用端子回路５の構成も第９図に示される構成と同
様である。ただし、選択共用端子回路５においては、通
常モード時には出力データＤＯＭ。

ＤＯＲのうち予め定められた出力データが常に出力され
る。

第１０図は専用端子回路６の構成を示す図である。専用
端子回路６はバッド６１および出力ドライバ６２を含む
。出力ドライバ６２には制御信号ＣＭおよび出力データ
ＤＯＭが与えられる。また、バッド６１から人力データ
ＤＩＭが人力される。

専用端子回路７の構成も専用端子回路６の構成と同様で
ある。

第１１図は選択専用端子回路６ａ、７ａの構成を示す模
式図であり、第１２図はそれらの動作を説明するための
真理値表を示す図である。

選択専用端子回路６ａは切換回路６１および入出力回路
６２を含む。選択専用端子回路７ａは切換回路７１およ
び入出力回路７２を含む。信号線ＬＭはマイコンコア２
のボー）ＤＭＩに接続され、信号線ＬＲはランダムロジ
ック回路３のボートＤＲ１に接続され、信号線Ｌｌはマ
イコンコア２のボートＤＭ２とランダムロジック回路３
のボートＤＲ２間に接続される。

切換回路６１は、入出力回路６２を信号線ＬＭまたは信
号線Ｌｌに選択的に結合させる。切換回路７１は、入出
力回路７２を信号線ＬＲまたは信号線Ｌｌに選択的に結
合させる。

第１２図は、モードにより切換回路６１．７１がボート
ＤＭＩ、ＤＭ２．ＤＲＩ、ＤＲ２のどれを選択するかを
表わしている。同図に示すように、通常モード時には、
切換回路６１により入出力回路６２がマイコンコア２の
ボートＤＭＩに結合され、切換回路７１により入出力回
路７２がランダムロジック回路３のボートＤＲＩに結合
される。

ＭＣＵテストモード時には、切換回路６１により入出力
回路６２がマイコンコア２のボートＤＭ１に結合され、
切換回路７１により入出力回路７２がマイコンコア２の
ボートＤＭ２に結合される。

それにより、信号線ＬＭおよび信号線Ｌｌを介してマイ
コンコア２に対して信号が入出力される。

Ｒ／Ｌテストモード時には、切換回路６１により入出力
回路６２がランダムロジック回路３のボートＤＲ２に結
合され、切換回路７１により入出力回路７２がランダム
ロジック回路３のポートＤＲ１に結合される。それによ
り、信号線Ｌｌおよび信号線ＬＲを介してランダムロジ
ック回路３に対して信号が人出力される。

第１３図は選択専用端子回路６ａ、７ａの詳細な構成を
示す図であり、第１４図は第１３図の回路の動作を説明
するための真理値表を示す図である。

第１３図において、パッドＰＭおよび出力ドライバＧ１
が入出力回路６２を構成し、パッドＰＲおよび出力ドラ
イバＧ２が入出力回路７２を構成する。また、セレクタ
５ＥＬＬ〜５ＥＬ７が切換回路６１．７１を構成する。

切換信号生成回路６５は、モード設定信号ＴＮ、ＴＭ、
ＴＲに応答して、切換信号８１〜Ｓ７を発生する。セレ
クタＳＥＬＩ〜５ＥＬ７はそれぞれスイッチ信号８１〜
Ｓ７に応答して切換えられる。

第１４図は、モードによりセレクタ５ＥＬＩ〜５ＥＬ７
がそれぞれの端子Ａ、Ｂのどれを選択するかを表わして
いる。同図に示すように、通常モード時には、セレクタ
５ＥＬＩ、５ＥＬ２，５ＥＬ４〜５ＥＬ７は端子Ａの側
に切換えられる。ポートＤＭ２が出力ポートであり、ボ
ートＤＲ２が人力ボートであるときにはセレクタ５ＥＬ
３はＡの側に切換えられる。その結果、出力ドライバＧ
１にはマイコンコア２のボートＤＭＩから制御信号ＣＭ
Ｉおよび出力データＤＯＭＩが与えられ、出力ドライバ
Ｇ２にはランダムロジック回路３のポートＤＲ１から制
御信号ＣＲＩおよび出力データＤＯＲ１が与えられる。

一方、マイコンコア２のポートＤＭ２からの出力データ
ＤＯＭ２がランダムロジック回路３のボートＤＲ２に人
力データＤＩＲ２として入力される。

逆に、ボー）ＤＭ２が人力ボートであり、ボートＤＲ２
が出力ポートであるときには、セレクタ５ＥＬ３は端子
Ｂの側に切換えられる。この場合、ランダムロジック回
路３のボートＤＲ２からの出力データＤＯＲ２かマイコ
ンコア２のボートＤＭ２に人力データＤＩＭ２として入
力される。

ＭＣＵテストモード時には、セレクタ５ＥＬＩ。

５ＥＬ３，５ＥＬ６が端子Ａの側に切換えられ、セレク
タ５ＥＬ２，５ＥＬ４，５ＥＬ７が端子Ｂの側に切換え
られる。セレクタ５ＥＬ５は端子Ａまたは端子Ｂのいず
れの側に切換えられてもよい。

その結果、出力ドライバＧ１にはマイコンコア２のボー
トＤＭＩから制御信号ＣＭＩおよび出力データＤＯＭ］
が与えられ、出力ドライバＧ２にはマイコンコア２のポ
ートＤＭ２から制御信号ＣＭ。

２および出力データＤ　ＯＭ　２が与えられる。

Ｒ／Ｌテストモード時には、セレクタ５ＥＬＩ。

５ＥＬ３，５ＥＬ５．５ＥＬ６が端子Ｂの側に切換えら
れ、セレクタ５ＥＬ２．５ＥＬ７が端子Ａの側に切換え
られる。セレクタ５ＥＬ４は端子Ａまたは端子Ｂのいず
れの側に切換えられてもよい。

その結果、出力ドライバＧ１にはランダムロジック回路
３のボートＤＲ２から制御信号ＣＲ２および出力データ
ＤＯＲ２が与えられ、出力ドライバＧ２にはランダムロ
ジック回路３のボートＤＲＩから制御信号ＣＲＩおよび
出力データＤＯＲ１が与えられる。

次に、この実施例の半導体集積回路装置の動作について
説明する。

通常モード特には、共通共用端子回路４がマイコンコア
２およびランダムロジック回路３に共通に用いられ、共
通共用端子回路４を介して、マイコンコア２およびラン
ダムロジック回路３に対して信号が入出力される。また
、専用端子回路６および選択専用端子回路６ａを介して
マイコンコア２に対して信号が入出力され、専用端子回
路７および選択専用端子回路７ａを介してランダムロジ
ック回路３に対して信号が入出力される。選択共用端子
回路５がマイコンコア２に結合されている場合には、選
択共用端子回路５を介してマイコンコア２に対して信号
が人出力される。逆に選択共用端子回路５がランダムロ
ジック回路３に結合されている場合には、選択共用端子
回路５を介してランダムロジック回路３に対して信号が
人出力される。

ＭＣＵテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合される
。また、選択専用端子回路６ａ。

７ａがマイコンコア２に結合される。この場合、共通共
用端子回路４、選択共用端子回路５く専用端子回路６ま
たは選択専用端子回路６ａ、７ａを介してマイコンコア
２に対してテスト信号が人出力される。

Ｒ／Ｌテストモード時には、ノ（通共用端子回路４およ
び選択）（周端子回路５がランダムロジック回路３にの
み結合される。また、選択専用端子回路６ａ、７ａがラ
ンダムロジック回路３に結合される。この場合、共通」
（周端子回路４、選択共用端子回路５、専用端子回路７
または選択専用端子回路６ａ、７ａを介してランダムロ
ジック回路３に対してテスト信号が人出力される。

上記のように、マイコンコア２のポートＤＭ２とランダ
ムロジック回路３のポートＤＲ２との間の信号線Ｌｌの
ような通常モードで端子を必要としない内部配線を持つ
構成であっても、端子数を増すことなく、ＭＣＵテスト
もＲ／Ｌテストも実施することができる。このように、
マイコンコア２およびランダムロジック回路３の各々を
個々にテストすることができるので、汎用のマイクロコ
ンピュータおよび論理回路のために既に開発されている
テストプログラムおよびソフト開発・デバッグ用ツール
を使用することができる。

また、パッドやドライバがマイコンコア２およびランダ
ムロジック回路８には含まれておらず、共通共用端子回
路４、選択共用端子回路５、専用端子回路６．７および
選択専用端子回路６ａ、７ａに含まれているので、チッ
プサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変更または追加
することなく、仕様に応じてランダムロジック回路３の
構成を設計することができる。

次に、第１５図を参照しながらこの実施例の半導体集積
回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわれ、
ランダムロジック回路３においてはマイコンコア２で処
理することができない高速処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコント
ローラ゛となるように設計された場合、専用端子回路７
または選択専用端子回路７ａにはバス１００を介して複
数のパーソナルコンピュータ１０１、ディスク装置１０
６等が接続される。

また、ランダムロジック回路３が特定の制御対象１０２
の専用コントローラとなるように設計された場合には、
専用端子回路７または選択専用端子回路７ａにはその制
御対象１０２が接続される。

共通共用端子回路４にはたとえば外部メモリ１０３が接
続される。選択共用端子回路５にはたとえばＣＰＵ１０
４が接続され、専用端子回路６または選択専用端子回路
６ａにはたとえばディスクコントローラ１０５が接続さ
れる。選択共用端子回路５は、ユーザの注文に従ってラ
ンダムロジック回路３に結合させることも可能である。

上記のように、この実施例によるとマイコンコアＡＳＣ
Ｉを短期間に少ない開発労力で安価に実現することがで
きる。

［発明の効果］ 以上のようにこの発明によれば、マイクロコンピュータ
用または論理回路用に既に開発されているテストプログ
ラムおよびソフトウェア開発・デバッグ用ツールなどを
使用することができる。しかも、端子数を増加させるこ
となく、マイクロコンピュータコアおよび論理回路部間
に接続される信号線を介してマイクロコンピュータコア
または論理回路部に対してテスト信号を入出力すること
が可能となる。

また、チップサイズが縮小化されるとともに、マイクロ
コンピュータのパターン、回路構成、タイミング、テス
ト方法などを熟知していなくても、論理回路部をユーザ
の要求に従って容易に設計することができる。

したがって、マイクロコンピュータを用いたＡＳＩＣを
、短期間に少ない開発労力およびコストで実現すること
が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の平面図である。第２図は同実施例の構成を示す機能ブ
ロック図である。第３図は同実施例の主要部の特徴を説
明するための模式図である。 第４図は共通共用端子回路および選択共用端子回路の構
成を示すブロック図である。第５Ａ図、第５Ｂ図および
第５Ｃ図は共通共用端子回路の機能を説明するための模
式図であり、第５Ａ図は通常モードを示す図、第５Ｂ図
はＭＣＵテストモードを示す図、第５Ｃ図はＲ／Ｌテス
トモードを示す図である。第６図は選択共用端子回路の
機能を説明するための模式図である。第７図はモード設
定信号発生回路およびモード信号入力回路の構成を示す
図である。第８図は信号線の具体的な構成を示す図であ
る。第９図は共通共用端子回路の構成を示す図である。 第１０図は専用端子回路の構成を示す図である。第１１
図は選択専用端子回路の構成を示す図である。第１２図
は第１１図の選択専用端子回路の動作を説明するための
図である。 第１３図は￥５１１図の選択専用端子回路の詳細な構成
を示す図である。第１４図は第１３図の選択専用端子回
路の動作を説明するための図である。 第１５図は同実施例の使用例を説明するための図である
。第１６図は従来のマイクロコンピュータコアＡＳＩＣ
の一例を示す平面図である。第１７図は従来のマイクロ
コンピュータコアＡＳＩＣの他の例を示す機能ブロック
図である。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、６．７は専用端子回路
、６ａ、７ａは選択専用端子回路、８はモード設定信号
発生回路、９はモード信号入力回路である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、チップ上に形成される半導体集積回路装置であって
   、 中央演算処理装置および記憶装置を含むマイクロコンピ
   ュータコア、 前記マイクロコンピュータコアにより制御される論理回
   路部、 パッドおよびドライバ手段を含み、前記マイクロコンピ
   ュータコアまたは前記論理回路部に対して信号を入力ま
   たは出力するための第１の周辺回路、 パッドおよびドライバ手段を含み、前記マイクロコンピ
   ュータコアまたは前記論理回路部に対して信号を入力ま
   たは出力するための第２の周辺回路、 前記マイクロコンピュータコアに接続される第１の信号
   線、 前記論理回路部に接続される第２の信号線、前記マイク
   ロコンピュータコアおよび前記論理回路部間に接続され
   る第３の信号線、および前記第１の信号線または前記第
   ３の信号線を選択的に前記第１の周辺回路に結合させ、
   前記第２の信号線または前記第３の信号線を選択的に前
   記第２の周辺回路に結合させる制御手段を備えた、半導
   体集積回路装置。