JPH01242294A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリボードに係り、特にデュアルポートメ
モリボードのメモリ信号の駆動方式に有効な技術に関す
るものである。

〔従来の技術〕

従来、プーアルポート方式のメモリボードの場合、各ポ
ートからのメモリアドレス、メモリデータ信号等のメモ
リ信号は、マルチプレクサ回路又は専用のＬＳＩにより
切替え、ダンピング抵抗な通してメモリＩＣに供給して
いた。例えば、２つのマイコン間のうち、どちらのマイ
コンに共有メモリの占有権があるか各共有リソースごと
にハード的に決定できるようにしたデュアルポートＲＡ
Ｍについては、特願昭６１−１４４８７１がある。

〔発明が解決しようとする課題〕

上記従来技術では、各ポートからのメモリアドレス信号
、メモリデータ信号、メモリ制御信号等のメモリ信号は
、切替回路部にて、各ポートからのどちらかのメモリ信
号に切替られ、メモリＩＣへ配線されていた。この場合
、この切替回路部分に各ポートからのメモリ信号が集中
するため、その結果としてこの部分のパターン密度、パ
ターン配線の増加をまねき、信号のノイズおよびクロス
トークの発生原因になるという問題がありだ。

本発明の目的は、これらメモリ信号の配線パターンの密
度およびパターン長の削減にある。

〔課題を解決するだめの手段〕

上記目的は、メモリＩＣとメモリアドレス信号。

メモリデータ信号、メモリ制御信号等のメモリ信号を駆
動するドライバＩＣおよびダイビング抵抗をメモＩＪ　
Ｉ　Ｃブロックの両端に別々に配置し、上記メモリ信号
駆動回路にはさまれたメモリＩＣのメモリ信号端子をシ
リアルに配線し、その両端を各メモリ信号駆動回路と接
続することにより達成される。

〔作用〕

上記した手段によれば、各ポートからのメモリ信号は、
メモリブロックの両端に配置されたそれぞれのメモリＩ
Ｃ用駆゛動回路へ分散されて接続されるため、配線パタ
ーンの集中を防ぐことが可能となる。また、本手段によ
りメモリブロック内のメモリＩＣ配線は、メモリブロッ
クの両端に配置されたメモリ信号駆動回路へ配線される
ため、各メモリＩＣ部ではシリアルに配線でき、メモリ
ＩＣ部の配線も容易となる。

〔実施例〕

以下、本発明の一実施例を第１図、第２図により説明す
る。第１図は、本発明を用いたメモリボードの全体構成
図である。

第１図の構成としては、デュアルポートメモリボード■
、メモリＩＣが多数搭載されたメモリアレイ部■、ポー
ト１信号入出力端子■、ポート２信号入出力端子■、ポ
ート１からのメモリアドレス信号バス■、ポート２から
のメモリアドレス信号ハス■、ポート１からのアドレス
バス■にヨリメモリアレイ部を駆動するだめのトライス
テート１７ドレスバツフアＩＣ■、ポート２からのアド
レスバス■によりメモリアレイ部を駆動するだめのトラ
イステート型アドレスバッファＩＣ■、ポート１からの
メモリアクセス要求信号■、ポート２からのメモリアク
セス要求信号り、ポート１およびポート２からのメモリ
アクセス要求信号からどちらのアクセスを選択するかを
判定する競合判定回路０．競合判定回路０から出力され
るポート１メモリ選択信号■、ポート２メモリ選択信号
０．ポート１側アドレスバツフアＩＣ■より出力される
メモリアドレス信号用のダンピング抵抗０．同様にポー
ト２側アドレスバツフアＩＣ■から出力されるメモリア
ドレス信号用ダンピング抵抗［相］である。

次に本発明の動作を第１図により説明する。

まずポート１．ポート２からのメモリアクセス要求信号
■、［相］は、軸合判定回路■へ入力されて、どちらの
ポートからのアクセスを許可するかを判定する。ポート
１側が許可された場合、ポート１メモリ選択信号＠が有
効となり、その結果ポート１メモリアドレスバツフアＩ
Ｃ■の出力がトライステート状態から出力有効状態とな
り、ポート１からのメモリアドレス信号ラインの情報が
、ダンピング抵抗０を通りメモリアレイ部■へ出力され
る。一方、競合判定回路＠にて、ポート２側のアクセス
が許可された場合、ポート２メモリ選択信号０が有効と
なり、その結果、ポート２メモリアドレスバツフアＩＣ
■がトライステート状態から出力有効状態となり、ポー
ト２からのメモリアドレス信号ラインの情報がダンピン
グ抵抗［相］を通りメモリアレイ部■へ出力される。　
　。

本実施例によれば、ポート１側のアドレスバッファＩＣ
■およびダンピング抵抗０とポート２側のアドレスバッ
ファＩＣ■およびダンピング抵抗［相］が、メモリアレ
イ部の両端忙配置されており、ポート１メモリアドレス
信号バス■とポート２メモリアドレス信号パス■を分離
して配線可能となり、この部分のパターン配線密度およ
び配線長を低減する効果がある。

第２図は、メモリアレイ部中におけるメモリＩＣの配線
パターン図である。

同図の構成は、メモリアレイ部■に含まれるメモリＩＣ
部Ｏ，ポート１メモリアドレス信号０゜ポート２メモリ
アドレス信号［相］、ポート１からのアドレス信号Ｏに
よりメモリＩＣを駆動するためのトライステート型アド
レスバッファ回路［相］、同様にポート２側トライステ
ート型アドレスバツフア回路［相］、ポート１メモリ選
択信号■、ポート２メモリ選択信号＠、ポート１用ダン
ピング抵抗＠。

ポート２用ダンピング抵抗＠、メモリＩＣ部のメモリ信
号配線■である。

ｆた、同図において、メモリアドレスバッファ回路０′
、（ハ）および、ダンピング抵抗＠、■をメモリＩＣの
両端へ配置することにより、メモリＩＣ部のメモリ信号
配線［相］をメモリＩＣに対してシリアルに接続可能で
あり、メモリＩＣ部メモリ信号配線も容易となる効果が
ある。

〔発明の効果〕

本発明によれば、各ポートからのメモリ信号のパターン
を各ポートごとに分離して配線することが可能となり、
従来各ポートのメモリ信号が一部分に集中していたのに
比べて、パターン配線の密度は約半分に削減可能となる
。

またメモリＩＣ部のメモリ信号のパターンも、メモリ信
号駆動部をメモＩＪ　Ｉ　Ｃの両端に配置するため、メ
モリＩＣに対してシリアルに接続可能となり、メモリＩ
Ｃ部パターン配線が容易となる。

【図面の簡単な説明】

第１図は、本発明を用いたメモリボードの全体構成図、 第２図は、メモリアレイ部中におけるメモリＩＣの配置
パターン図である。 １・・・デュアルポートメモリボード、２・・・メモリ
アレイ部、３，４・・・信号入出力端子、５．６・・・
アドレスバス、７，８・・・トライステート型アドレス
バッファＩＣ，１１・・・競合判定回路、１９．２０・
・・トライステート型アドレスバッファ回路。

Claims (1)

【特許請求の範囲】
1. １、デュアルポート方式のメモリボードにおいて、メモ
   リブロック内の共通メモリブロックのメモリ信号端子を
   シリアルに配線し、これを駆動するためのドライバＩＣ
   およびダンピング抵抗を各ポートごとにメモリブロック
   の両端に配置することを特徴とする半導体記憶装置。