JPH0337748B2 - - Google Patents
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- JPH0337748B2 JPH0337748B2 JP56162278A JP16227881A JPH0337748B2 JP H0337748 B2 JPH0337748 B2 JP H0337748B2 JP 56162278 A JP56162278 A JP 56162278A JP 16227881 A JP16227881 A JP 16227881A JP H0337748 B2 JPH0337748 B2 JP H0337748B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity concentration
- semiconductor device
- offset gate
- insulating substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置及びその応用回路に関し、
特に絶縁基板上に形成された高耐圧特性をもつオ
フセツトゲート構造の絶縁ゲート電界効果トラン
ジスタ（以下IG FETと略す）及び該オフセツト
ゲート構造IG FETを用いて構成される高電圧回
路に関するものである。
特に絶縁基板上に形成された高耐圧特性をもつオ
フセツトゲート構造の絶縁ゲート電界効果トラン
ジスタ（以下IG FETと略す）及び該オフセツト
ゲート構造IG FETを用いて構成される高電圧回
路に関するものである。
従来、IG FETはデイジタル回路及びアナログ
回路において、回路の構成素子として広く使用さ
れてきている。これらの従来の回路では、該IG
FETの動作電圧は一般に数ボルトないし十数ボ
ルトであり、通常使用される厚さ1000Å程度のゲ
ート酸化膜は該IG FETの動作電圧よりも十分高
い絶縁耐圧をもつていた。そのためインバータ回
路で該IG FETのドレイン電圧を出力として取り
出し、他のIG FETのゲート電極に印加しても、
ゲート酸化膜が破壊されるという問題は生じなか
つた。
回路において、回路の構成素子として広く使用さ
れてきている。これらの従来の回路では、該IG
FETの動作電圧は一般に数ボルトないし十数ボ
ルトであり、通常使用される厚さ1000Å程度のゲ
ート酸化膜は該IG FETの動作電圧よりも十分高
い絶縁耐圧をもつていた。そのためインバータ回
路で該IG FETのドレイン電圧を出力として取り
出し、他のIG FETのゲート電極に印加しても、
ゲート酸化膜が破壊されるという問題は生じなか
つた。
一方、近年集積化でき高電圧を扱えるIG FET
として第１図に示すような絶縁基板上に形成され
たオフセツトゲート構造を持つIG FETが知られ
てきている。第１図は該絶縁基板上オフセツトゲ
ート構造IG FETの断面構造を示し、ｎチヤネル
形の場合、１はサフアイア基板、２はｐ形シリコ
ン基板層、３，４はそれぞれ高不純物濃度ｎ形ソ
ース領域及びドレイン領域である。５はドレイン
耐圧を高める働きをもつｎ形高抵抗表面層、６は
多結晶シリコンで形成されるゲート電極、７はソ
ース電極、８はドレイン電極、９は絶縁膜であ
る。該絶縁基板上オフセツトゲート構造IG FET
は、ドレイン電圧上昇時にオフセツトゲート領域
のｎ形高抵抗表面層５がピンチオフしドレイン電
圧の増加を吸収することにより高いドレイン耐圧
特性を持つ。また、該絶縁基板上オフセツトゲー
ト構造IG FETはｎチヤネル形及びｐチヤネル形
素子の両方を同一チツプ上に容易に集積化できる
ので高電圧回路用素子としてすぐれた特性を持つ
ていた。
として第１図に示すような絶縁基板上に形成され
たオフセツトゲート構造を持つIG FETが知られ
てきている。第１図は該絶縁基板上オフセツトゲ
ート構造IG FETの断面構造を示し、ｎチヤネル
形の場合、１はサフアイア基板、２はｐ形シリコ
ン基板層、３，４はそれぞれ高不純物濃度ｎ形ソ
ース領域及びドレイン領域である。５はドレイン
耐圧を高める働きをもつｎ形高抵抗表面層、６は
多結晶シリコンで形成されるゲート電極、７はソ
ース電極、８はドレイン電極、９は絶縁膜であ
る。該絶縁基板上オフセツトゲート構造IG FET
は、ドレイン電圧上昇時にオフセツトゲート領域
のｎ形高抵抗表面層５がピンチオフしドレイン電
圧の増加を吸収することにより高いドレイン耐圧
特性を持つ。また、該絶縁基板上オフセツトゲー
ト構造IG FETはｎチヤネル形及びｐチヤネル形
素子の両方を同一チツプ上に容易に集積化できる
ので高電圧回路用素子としてすぐれた特性を持つ
ていた。
しかしながら、高電圧回路において、従来低電
圧回路で行なわれていたIG FETのドレイン電圧
を直接他のIG FETのゲートに印加する方法は、
高ドレイン電圧によりゲート絶縁膜を破壊する恐
れがあるので一般には不可能である。特に、該絶
縁基板上オフセツトゲート構造IG FETを用いた
高電圧インバータ回路において、ドレイン電圧を
出力として次段のIG FETに印加する場合次段の
IG FETのゲート酸化膜が高電圧により破壊され
るという欠点が生じた。
圧回路で行なわれていたIG FETのドレイン電圧
を直接他のIG FETのゲートに印加する方法は、
高ドレイン電圧によりゲート絶縁膜を破壊する恐
れがあるので一般には不可能である。特に、該絶
縁基板上オフセツトゲート構造IG FETを用いた
高電圧インバータ回路において、ドレイン電圧を
出力として次段のIG FETに印加する場合次段の
IG FETのゲート酸化膜が高電圧により破壊され
るという欠点が生じた。
高電圧回路における上に述べたゲート破壊は
IG FETのゲート酸化膜を厚くしてゲート耐圧を
高めることにより防ぐことができるが、ゲート酸
化膜を厚くするとIG FETの相互コンダクタンス
が小さくなるという欠点が生じるので望ましくな
い。
IG FETのゲート酸化膜を厚くしてゲート耐圧を
高めることにより防ぐことができるが、ゲート酸
化膜を厚くするとIG FETの相互コンダクタンス
が小さくなるという欠点が生じるので望ましくな
い。
本発明の目的は、このような従来の欠点を除去
せしめて、高電圧回路において高ドレイン耐圧を
もちながら次段のIG FETのゲート耐圧以下の出
力電圧をつくることができゲート破壊を生じさせ
ないことが可能な半導体装置及びこれを用いた高
電圧回路を提供することにある。
せしめて、高電圧回路において高ドレイン耐圧を
もちながら次段のIG FETのゲート耐圧以下の出
力電圧をつくることができゲート破壊を生じさせ
ないことが可能な半導体装置及びこれを用いた高
電圧回路を提供することにある。
本発明によれば、絶縁基板上に設けられた島状
半導体層を用いて構成されるオフセツトゲート構
造絶縁ゲート電界効果トランジスタにおいて、ド
レイン領域と同じ導電性をもつ高抵抗表面層及び
該ドレイン領域と反対の導電性をもつ半導体基板
層で形成されたオフセツトゲート領域の一部に該
ドレイン領域と同じ導電性をもつ高不純物濃度領
域が設けられ、該高不純物濃度領域がオフセツト
ゲート領域から突起状に該絶縁基板上に延長さ
れ、該突起状高不純物濃度領域により中間端子が
形成されたことを特徴とする半導体装置が得られ
る。
半導体層を用いて構成されるオフセツトゲート構
造絶縁ゲート電界効果トランジスタにおいて、ド
レイン領域と同じ導電性をもつ高抵抗表面層及び
該ドレイン領域と反対の導電性をもつ半導体基板
層で形成されたオフセツトゲート領域の一部に該
ドレイン領域と同じ導電性をもつ高不純物濃度領
域が設けられ、該高不純物濃度領域がオフセツト
ゲート領域から突起状に該絶縁基板上に延長さ
れ、該突起状高不純物濃度領域により中間端子が
形成されたことを特徴とする半導体装置が得られ
る。
さらに本発明によれば絶縁基板上に設けられた
島状半導体層を用いて構成されるオフセツトゲー
ト構造絶縁ゲート電界効果トランジスタにおい
て、ドレイン領域と同じ導電性をもつ高抵抗表面
層及び該ドレイン領域と反対の導電性をもつ半導
体基板層で形成されたオフセツトゲート領域の一
部に該ドレイン領域と同じ導電性をもつ高不純物
濃度領域が設けられ、該高不純物濃度領域がオフ
セツトゲート領域から突起状に該絶縁基板上に延
長され、該突起状高不純物濃度領域により中間端
子が形成されたことを特徴とする半導体装置をイ
ンバータ回路のドライバートランジスタとして用
い、該半導体装置の上記中間端子から出力を取り
出すことを特徴とする高電圧回路及び絶縁基板上
に設けられた島状半導体層を用いて構成されるオ
フセツトゲート構造絶縁ゲート電界効果トランジ
スタにおいて、ドレイン領域と同じ導電性をもつ
高抵抗表面層及び該ドレイン領域と反対の導電性
をもつ半導体基板層で形成されたオフセツトゲー
ト領域の一部に該ドレイン領域と同じ導電性をも
つ高不純物濃度領域が設けられ、該高不純物濃度
領域がオフセツトゲート領域から突起状に該絶縁
基板上に延長され、該突起状高不純物濃度領域に
より中間端子が形成されたことを特徴とする半導
体装置をインバータ回路の能動負荷として用い、
該半導体装置の上記中間端子から出力を取り出す
ことを特徴とする高電圧回路が得られる。
島状半導体層を用いて構成されるオフセツトゲー
ト構造絶縁ゲート電界効果トランジスタにおい
て、ドレイン領域と同じ導電性をもつ高抵抗表面
層及び該ドレイン領域と反対の導電性をもつ半導
体基板層で形成されたオフセツトゲート領域の一
部に該ドレイン領域と同じ導電性をもつ高不純物
濃度領域が設けられ、該高不純物濃度領域がオフ
セツトゲート領域から突起状に該絶縁基板上に延
長され、該突起状高不純物濃度領域により中間端
子が形成されたことを特徴とする半導体装置をイ
ンバータ回路のドライバートランジスタとして用
い、該半導体装置の上記中間端子から出力を取り
出すことを特徴とする高電圧回路及び絶縁基板上
に設けられた島状半導体層を用いて構成されるオ
フセツトゲート構造絶縁ゲート電界効果トランジ
スタにおいて、ドレイン領域と同じ導電性をもつ
高抵抗表面層及び該ドレイン領域と反対の導電性
をもつ半導体基板層で形成されたオフセツトゲー
ト領域の一部に該ドレイン領域と同じ導電性をも
つ高不純物濃度領域が設けられ、該高不純物濃度
領域がオフセツトゲート領域から突起状に該絶縁
基板上に延長され、該突起状高不純物濃度領域に
より中間端子が形成されたことを特徴とする半導
体装置をインバータ回路の能動負荷として用い、
該半導体装置の上記中間端子から出力を取り出す
ことを特徴とする高電圧回路が得られる。
以下本発明について実施例を示す図面を参照し
て説明する。
て説明する。
第２図、第３図、第４図及び第５図は本発明に
よる半導体装置の一実施例を示す図で、第２図は
平面構造を示し、第３図、第４図及び第５図は、
それぞれ第２図の一点鎖線ａ−a′，ｂ−b′，ｃ−
c′における断面構造を示す。ｎチヤネル形の場
合、第３図と第４図において１はサフアイア基
板、２はｐ形シリコン基板層、３，４はそれぞれ
高不純物濃度ｎ形ソース領域及びドレイン領域で
ある。５はｎ形高抵抗表面層、６は多結晶シリコ
ンで形成されるゲート電極、７はソース電極、８
はドレイン電極、９は絶縁膜である。１０は本発
明にかかる高不純物濃度ｎ形領域でオフセツトゲ
ート領域の一部に設けられている。第５図は該オ
フセツトゲート領域の中間端子部分の断面構造を
示し、１はサフアイア基板、２はｐ形シリコン基
板層、５はｎ形高抵抗表面層、９は絶縁膜、１０
は高不純物濃度ｎ形領域、１１は中間端子電極で
ある。
よる半導体装置の一実施例を示す図で、第２図は
平面構造を示し、第３図、第４図及び第５図は、
それぞれ第２図の一点鎖線ａ−a′，ｂ−b′，ｃ−
c′における断面構造を示す。ｎチヤネル形の場
合、第３図と第４図において１はサフアイア基
板、２はｐ形シリコン基板層、３，４はそれぞれ
高不純物濃度ｎ形ソース領域及びドレイン領域で
ある。５はｎ形高抵抗表面層、６は多結晶シリコ
ンで形成されるゲート電極、７はソース電極、８
はドレイン電極、９は絶縁膜である。１０は本発
明にかかる高不純物濃度ｎ形領域でオフセツトゲ
ート領域の一部に設けられている。第５図は該オ
フセツトゲート領域の中間端子部分の断面構造を
示し、１はサフアイア基板、２はｐ形シリコン基
板層、５はｎ形高抵抗表面層、９は絶縁膜、１０
は高不純物濃度ｎ形領域、１１は中間端子電極で
ある。
上記本発明による絶縁基板上オフセツトゲート
構造IG FETは、従来構造の絶縁基板上オフセツ
トゲート構造IG FETとほぼ同じ耐圧を持ちなが
ら、ドレイン電圧よりも低い電圧が中間端子電極
１１において得られる。該中間端子用高不純物濃
度ｎ形領域１０を、ゲート電極６の近傍に位置さ
せることにより、中間端子の電圧はゲート酸化膜
の耐圧以下に選ぶことが可能で、たとえばオフセ
ツトゲート領域の長さが50μｍ、ゲート電極６と
該中間端子用高不純物濃度ｎ形領域１０の間の距
離が8μｍの場合、ドレイン電圧が100Vに上昇し
ても、中間端子電極の電圧は30V以下におさえら
れた。このように本発明によれば高電圧回路にお
いても、ゲート酸化膜の破壊電圧を越えない出力
電圧を容易に得ることができる。
構造IG FETは、従来構造の絶縁基板上オフセツ
トゲート構造IG FETとほぼ同じ耐圧を持ちなが
ら、ドレイン電圧よりも低い電圧が中間端子電極
１１において得られる。該中間端子用高不純物濃
度ｎ形領域１０を、ゲート電極６の近傍に位置さ
せることにより、中間端子の電圧はゲート酸化膜
の耐圧以下に選ぶことが可能で、たとえばオフセ
ツトゲート領域の長さが50μｍ、ゲート電極６と
該中間端子用高不純物濃度ｎ形領域１０の間の距
離が8μｍの場合、ドレイン電圧が100Vに上昇し
ても、中間端子電極の電圧は30V以下におさえら
れた。このように本発明によれば高電圧回路にお
いても、ゲート酸化膜の破壊電圧を越えない出力
電圧を容易に得ることができる。
本発明による絶縁基板上オフセツトゲート構造
IG FETの他の例を第６図と第７図及び第８図と
第９図に示す。第６図と第７図はそれぞれ第２図
の一点鎖線ａ−a′，ｃ−c′における断面構造図
で、ソース電極がオフセツトゲート領域上に延長
されソースフイールドプレートとなり、該ソース
フイールドプレート下のオフセツトゲート領域に
本発明による高不純物濃度ｎ形領域１０が設けら
れている。また、第８図と第９図はそれぞれ第２
図の一点鎖線ａ−a′，ｃ−c′における断面構造図
で、ゲート電極６と電気的に接続されオフセツト
ゲート領域上に延長されたゲートフイールドプレ
ート１２の下のオフセツトゲート領域に高不純物
濃度ｎ形領域１０が設けられている。上記の第６
図と第７図及び第８図と第９図において、フイー
ルドプレート下のｎ形高抵抗表面層５は、ドレイ
ンフイールドプレートのない場合に比べより低電
圧で空乏層する。したがつて、高不純物濃度ｎ形
領域１０の電位はより低い電圧範囲に制限され、
中間端子電極の出力電圧は、十分ゲート絶縁耐圧
以下に保たれる。
IG FETの他の例を第６図と第７図及び第８図と
第９図に示す。第６図と第７図はそれぞれ第２図
の一点鎖線ａ−a′，ｃ−c′における断面構造図
で、ソース電極がオフセツトゲート領域上に延長
されソースフイールドプレートとなり、該ソース
フイールドプレート下のオフセツトゲート領域に
本発明による高不純物濃度ｎ形領域１０が設けら
れている。また、第８図と第９図はそれぞれ第２
図の一点鎖線ａ−a′，ｃ−c′における断面構造図
で、ゲート電極６と電気的に接続されオフセツト
ゲート領域上に延長されたゲートフイールドプレ
ート１２の下のオフセツトゲート領域に高不純物
濃度ｎ形領域１０が設けられている。上記の第６
図と第７図及び第８図と第９図において、フイー
ルドプレート下のｎ形高抵抗表面層５は、ドレイ
ンフイールドプレートのない場合に比べより低電
圧で空乏層する。したがつて、高不純物濃度ｎ形
領域１０の電位はより低い電圧範囲に制限され、
中間端子電極の出力電圧は、十分ゲート絶縁耐圧
以下に保たれる。
本発明による半導体装置はｎチヤネル形につい
て説明したが、ｐチヤネル形にも適用できること
は明らかである。
て説明したが、ｐチヤネル形にも適用できること
は明らかである。
次に本発明による半導体装置を用いた高電圧回
路を第１０図〜第１２図に示す。第１０図は本発
明のｎチヤネル形絶縁基板上オフセツトゲート構
造IG FET（T1）をドライバートランジスタとし
て用いた高耐圧回路である。第１０図で、負荷と
して抵抗Ｒを用いているが飽和形抵抗あるいはト
ランジスタを負荷として用いることも、低電圧回
路の場合と同様に可能である。第１０図で、高電
圧インバータの出力は該ドライバートランジスタ
（T1）の中間端子から取り出される。該中間端子
の電圧はソース電位に近い低電圧に保たれるた
め、次段のトランジスタのゲートに印加されても
該次段トランジスタのゲート酸化膜は破壊されな
い。第１１図は本発明によるｎチヤネル形絶縁基
板上オフセツトゲート構造IG FET（T1）とｐチ
ヤネル形絶縁基板上オフセツトゲート構造IG
FET（T2）を使用した相補形の高電圧インバータ
で出力はそれぞれの中間端子から取り出される。
第１２図は本発明によるｎチヤネル形絶縁基板上
オフセツトゲート構造IG FET（T1），（T3）を能
動負荷に用いた高電圧インバータによつて構成さ
れる高電圧差動増幅回路である。トランジスタ
（T2）及び（T4）はｐチヤネル形絶縁基板上オフ
セツトゲート構造IG FETで高ドレイン耐圧特性
をもつ。能動負荷トランジスタ（T1）のドレイ
ン電圧が高い場合においても、（T1）の中間端子
の出力電圧は低い範囲に制限され、次段にIG
FETを使用してもそのゲート絶縁膜を破壊する
ことはない。上記のように、本発明による絶縁基
板上オフセツトゲート構造IG FETはそれ自体が
出力電圧をレベルシフトする機能をもつ。
路を第１０図〜第１２図に示す。第１０図は本発
明のｎチヤネル形絶縁基板上オフセツトゲート構
造IG FET（T1）をドライバートランジスタとし
て用いた高耐圧回路である。第１０図で、負荷と
して抵抗Ｒを用いているが飽和形抵抗あるいはト
ランジスタを負荷として用いることも、低電圧回
路の場合と同様に可能である。第１０図で、高電
圧インバータの出力は該ドライバートランジスタ
（T1）の中間端子から取り出される。該中間端子
の電圧はソース電位に近い低電圧に保たれるた
め、次段のトランジスタのゲートに印加されても
該次段トランジスタのゲート酸化膜は破壊されな
い。第１１図は本発明によるｎチヤネル形絶縁基
板上オフセツトゲート構造IG FET（T1）とｐチ
ヤネル形絶縁基板上オフセツトゲート構造IG
FET（T2）を使用した相補形の高電圧インバータ
で出力はそれぞれの中間端子から取り出される。
第１２図は本発明によるｎチヤネル形絶縁基板上
オフセツトゲート構造IG FET（T1），（T3）を能
動負荷に用いた高電圧インバータによつて構成さ
れる高電圧差動増幅回路である。トランジスタ
（T2）及び（T4）はｐチヤネル形絶縁基板上オフ
セツトゲート構造IG FETで高ドレイン耐圧特性
をもつ。能動負荷トランジスタ（T1）のドレイ
ン電圧が高い場合においても、（T1）の中間端子
の出力電圧は低い範囲に制限され、次段にIG
FETを使用してもそのゲート絶縁膜を破壊する
ことはない。上記のように、本発明による絶縁基
板上オフセツトゲート構造IG FETはそれ自体が
出力電圧をレベルシフトする機能をもつ。
第１０図〜第１２図の高電圧回路は本発明によ
るｎチヤネル形トランジスタを用いて構成されて
いるが、ｐチヤネル形トランジスタを用いて構成
することも可能である。
るｎチヤネル形トランジスタを用いて構成されて
いるが、ｐチヤネル形トランジスタを用いて構成
することも可能である。
第１図は従来の絶縁基板上に形成されたオフセ
ツトゲート構造IG FETの断面構造図、第２図は
本発明の一実施例を示す平面図で、第３図、第４
図及び第５図はそれぞれ第２図の一点鎖線ａ−
a′，ｂ−b′，ｃ−c′における断面構造図である。
第６図と第７図及び第８図と第９図はそれぞれ本
発明の他の実施例を示す断面構造図である。第１
０図〜第１２図は本発明による絶縁基板上オフセ
ツトゲート構造IG FETを用いた高電圧回路であ
る。 図において、１はサフアイア基板、２はｐ形シ
リコン基板層、３，４はそれぞれ高不純物濃度ｎ
形ソース領域及びドレイン領域、５はｎ形高抵抗
表面層、６はゲート電極、７はソース電極、８は
ドレイン電極、９は絶縁膜、１０は高不純物濃度
ｎ形領域、１１は中間端子電極、１２はゲートフ
イールドプレートである。
ツトゲート構造IG FETの断面構造図、第２図は
本発明の一実施例を示す平面図で、第３図、第４
図及び第５図はそれぞれ第２図の一点鎖線ａ−
a′，ｂ−b′，ｃ−c′における断面構造図である。
第６図と第７図及び第８図と第９図はそれぞれ本
発明の他の実施例を示す断面構造図である。第１
０図〜第１２図は本発明による絶縁基板上オフセ
ツトゲート構造IG FETを用いた高電圧回路であ
る。 図において、１はサフアイア基板、２はｐ形シ
リコン基板層、３，４はそれぞれ高不純物濃度ｎ
形ソース領域及びドレイン領域、５はｎ形高抵抗
表面層、６はゲート電極、７はソース電極、８は
ドレイン電極、９は絶縁膜、１０は高不純物濃度
ｎ形領域、１１は中間端子電極、１２はゲートフ
イールドプレートである。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に設けられた島状半導体層を用い
て構成されるオフセツトゲート構造絶縁ゲート電
界効果トランジスタにおいて、ドレイン領域と同
じ導電性をもつ高抵抗表面層及び該ドレイン領域
と反対の導電性をもつ半導体基板層で形成された
オフセツトゲート領域の一部に該ドレイン領域と
同じ導電性をもつ高不純物濃度領域が設けられ、
該高不純物濃度領域がオフセツトゲート領域から
突起状に該絶縁基板上に延長され、該突起状高不
純物濃度領域により中間端子が形成されたことを
特徴とする半導体装置。 ２ 絶縁基板上に設けられた島状半導体層を用い
て構成されるオフセツトゲート構造絶縁ゲート電
界効果トランジスタにおいて、ドレイン領域と同
じ導電性をもつ高抵抗表面層及び該ドレイン領域
と反対の導電性をもつ半導体基板層で形成された
オフセツトゲート領域の一部に該ドレイン領域と
同じ導電性をもつ高不純物濃度領域が設けられ、
該高不純物濃度領域がオフセツトゲート領域から
突起状に該絶縁基板上に延長され、該突起状高不
純物濃度領域により中間端子が形成されたことを
特徴とする半導体装置をインバータ回路のドライ
バートランジスタとして用い、該半導体装置の上
記中間端子から出力を取り出すことを特徴とする
高電圧回路。 ３ 絶縁基板上に設けられた島状半導体層を用い
て構成されるオフセツトゲート構造絶縁ゲート電
界効果トランジスタにおいて、ドレイン領域と同
じ導電性をもつ高抵抗表面層及び該ドレイン領域
と反対の導電性をもつ半導体基板層で形成された
オフセツトゲート領域の一部に該ドレイン領域と
同じ導電性をもつ高不純物濃度領域が設けられ、
該高不純物濃度領域がオフセツトゲート領域から
突起状に該絶縁基板上に延長され、該突起状高不
純物濃度領域により中間端子が形成されたことを
特徴とする半導体装置をインバータ回路の能動負
荷として用い、該半導体装置の上記中間端子から
出力を取り出すことを特徴とする高電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162278A JPS5863157A (ja) | 1981-10-12 | 1981-10-12 | 半導体装置とこれを用いた高電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162278A JPS5863157A (ja) | 1981-10-12 | 1981-10-12 | 半導体装置とこれを用いた高電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5863157A JPS5863157A (ja) | 1983-04-14 |
| JPH0337748B2 true JPH0337748B2 (ja) | 1991-06-06 |
Family
ID=15751427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162278A Granted JPS5863157A (ja) | 1981-10-12 | 1981-10-12 | 半導体装置とこれを用いた高電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863157A (ja) |
-
1981
- 1981-10-12 JP JP56162278A patent/JPS5863157A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5863157A (ja) | 1983-04-14 |
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