JPH0212016B2 - - Google Patents
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- Publication number
- JPH0212016B2 JPH0212016B2 JP56149170A JP14917081A JPH0212016B2 JP H0212016 B2 JPH0212016 B2 JP H0212016B2 JP 56149170 A JP56149170 A JP 56149170A JP 14917081 A JP14917081 A JP 14917081A JP H0212016 B2 JPH0212016 B2 JP H0212016B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode
- field effect
- source
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/873—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having multiple gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関するもので
ある。近年砒化ガリウム（GaAs）等の半導体を
用いた電界効果トランジスタの開発が行われてい
る。
ある。近年砒化ガリウム（GaAs）等の半導体を
用いた電界効果トランジスタの開発が行われてい
る。
この電界効果トランジスタの高利得化、低雑音
化を計るために、ゲート・ソース間抵抗をいかに
して減らすかが重要な課題の一つである。このゲ
ート・ソース間の単位デバイス幅当りの抵抗は、
ゲート電極とソース電極との間の距離、キヤリア
が存在するチヤンネル部の厚み、キヤリア濃度、
キヤリアの移動度に依存する。このときチヤンネ
ル部の厚みは、半導体表面付近が空乏化している
ために空乏化された分だけ狭められている。従来
このゲート・ソース間抵抗を減らすためにゲート
電極とソース電極との間の距離を短くすると、さ
らにゲートをリセスすることなどの方法がとられ
ている。しかしながら、半導体表面に生じた空乏
層（表面空乏層）を取り除くことによつて、ゲー
ト・ソース間抵抗を減らすことは行われていな
い。
化を計るために、ゲート・ソース間抵抗をいかに
して減らすかが重要な課題の一つである。このゲ
ート・ソース間の単位デバイス幅当りの抵抗は、
ゲート電極とソース電極との間の距離、キヤリア
が存在するチヤンネル部の厚み、キヤリア濃度、
キヤリアの移動度に依存する。このときチヤンネ
ル部の厚みは、半導体表面付近が空乏化している
ために空乏化された分だけ狭められている。従来
このゲート・ソース間抵抗を減らすためにゲート
電極とソース電極との間の距離を短くすると、さ
らにゲートをリセスすることなどの方法がとられ
ている。しかしながら、半導体表面に生じた空乏
層（表面空乏層）を取り除くことによつて、ゲー
ト・ソース間抵抗を減らすことは行われていな
い。
本発明の目的は、半導体の表面空乏層を取り除
くことにより、ゲート・ソース間抵抗を減らすこ
とができる電界効果トランジスタを提供すること
にある。
くことにより、ゲート・ソース間抵抗を減らすこ
とができる電界効果トランジスタを提供すること
にある。
本発明によれば、ソース、ゲートおよびドレイ
ンの３電極からなる電界効果トランジスタのソー
ス電極とドレイン電極との間の動作層上に、ゲー
ト電極も含めて覆う絶縁膜を設け、該絶縁膜上に
前記動作層全体を覆う第二の絶縁ゲート電極を設
けたことを特徴とする電界効果トランジスタが得
られる。
ンの３電極からなる電界効果トランジスタのソー
ス電極とドレイン電極との間の動作層上に、ゲー
ト電極も含めて覆う絶縁膜を設け、該絶縁膜上に
前記動作層全体を覆う第二の絶縁ゲート電極を設
けたことを特徴とする電界効果トランジスタが得
られる。
本発明においては、第二の絶縁ゲート電極を直
流バイアスすることにより表面空乏層を取り除く
ことができるため、ゲート・ソース間抵抗が小さ
くなり高利得、低雑音が実現できる。
流バイアスすることにより表面空乏層を取り除く
ことができるため、ゲート・ソース間抵抗が小さ
くなり高利得、低雑音が実現できる。
以下、本発明の詳細を図面を用いて説明する。
第１図は本発明の一実施例であるところの電界
効果トランジスタを示す図で、ａは断面図、ｂは
平面図である。
効果トランジスタを示す図で、ａは断面図、ｂは
平面図である。
第２図は本発明の電界効果トランジスタを用い
た増幅回路である。
た増幅回路である。
第１図ａにおいて半絶縁性GaAs基板５にイオ
ン注入により形成されたｎ層４上にオーミツク接
合を形成する金属からなるソース電極２と、同じ
くオーミツク接合を形成する金属からなるドレイ
ン電極３が設けられている。前記ソース電極２と
ドレイン電極３の間には、シヨツトキー接合を形
成する金属からなる第一のゲート電極１が設けら
れている。
ン注入により形成されたｎ層４上にオーミツク接
合を形成する金属からなるソース電極２と、同じ
くオーミツク接合を形成する金属からなるドレイ
ン電極３が設けられている。前記ソース電極２と
ドレイン電極３の間には、シヨツトキー接合を形
成する金属からなる第一のゲート電極１が設けら
れている。
ソース電極２のドレイン電極側の端４２と、ド
レイン電極３のソース電極側の端４３との間の表
面には、前記第一のゲート電極１も合せて覆うよ
うに絶縁膜６が設けられ、該絶縁膜６上には第二
のゲート電極７が設けられている。８は前記第二
のゲート電極７を設けないときの表面空乏層を示
している。
レイン電極３のソース電極側の端４３との間の表
面には、前記第一のゲート電極１も合せて覆うよ
うに絶縁膜６が設けられ、該絶縁膜６上には第二
のゲート電極７が設けられている。８は前記第二
のゲート電極７を設けないときの表面空乏層を示
している。
第１図ｂにおいて、９は前記第一のゲート電極
１のボンデイングバツドであり、１０は前記第二
のゲート電極７のボンデイングパツドである。
１のボンデイングバツドであり、１０は前記第二
のゲート電極７のボンデイングパツドである。
第２図において、３２は本発明の電界効果トラ
ンジスタを表わす記号で、３４はソース電極、３
３はドレイン電極、３６は第一ゲート電極、３５
は第二ゲート電極である。第一ゲート電極１と増
幅器入力端子２１の間には直流阻止用キヤパシタ
２３が設けられ前記入力端子２１には入力
VSWR低減用の抵抗２２が並列に設けられてい
る。また第一ゲート電極３６には第１ゲートバイ
アス用直流負電圧２５が抵抗２４を通じて加えら
れている。前記第二のゲート電極３５には第二ゲ
ートバイアス用直流正電圧２６が加えられてい
る。ソース電極３４は接地され、ドレイン電極３
３と増幅器出力端子３０の間には直流阻止用キヤ
パシタ３１が設けられている。ドレインバイアス
用正電圧２９は負荷抵抗２８を通じてドレイン電
極３３に加えられ、該負荷抵抗２８とドレインバ
イアス用正電圧の間はキヤパシタ２７によつて交
流的に短絡されている。
ンジスタを表わす記号で、３４はソース電極、３
３はドレイン電極、３６は第一ゲート電極、３５
は第二ゲート電極である。第一ゲート電極１と増
幅器入力端子２１の間には直流阻止用キヤパシタ
２３が設けられ前記入力端子２１には入力
VSWR低減用の抵抗２２が並列に設けられてい
る。また第一ゲート電極３６には第１ゲートバイ
アス用直流負電圧２５が抵抗２４を通じて加えら
れている。前記第二のゲート電極３５には第二ゲ
ートバイアス用直流正電圧２６が加えられてい
る。ソース電極３４は接地され、ドレイン電極３
３と増幅器出力端子３０の間には直流阻止用キヤ
パシタ３１が設けられている。ドレインバイアス
用正電圧２９は負荷抵抗２８を通じてドレイン電
極３３に加えられ、該負荷抵抗２８とドレインバ
イアス用正電圧の間はキヤパシタ２７によつて交
流的に短絡されている。
このような電界効果トランジスタにおいて、前
記第二のゲート電極を正電圧にバイアスすること
によりｎチヤンネル表面に生じた空乏層を完全に
打ち消すことができ、ゲート・ソース間抵抗を減
らすことができる。これにより増幅利得を増し、
かつ低雑音化することが可能になる。
記第二のゲート電極を正電圧にバイアスすること
によりｎチヤンネル表面に生じた空乏層を完全に
打ち消すことができ、ゲート・ソース間抵抗を減
らすことができる。これにより増幅利得を増し、
かつ低雑音化することが可能になる。
このように本発明によれば、表面空乏層の生じ
たFETチヤンネル部の上に絶縁された第二のゲ
ート電極を設け、この第二ゲート電極をバイアス
することにより表面空乏層を完全に無くするた
め、平面構造のFETにおいても低いゲート・ソ
ース抵抗を実現でき、特に集積回路においてその
効果は著しい。
たFETチヤンネル部の上に絶縁された第二のゲ
ート電極を設け、この第二ゲート電極をバイアス
することにより表面空乏層を完全に無くするた
め、平面構造のFETにおいても低いゲート・ソ
ース抵抗を実現でき、特に集積回路においてその
効果は著しい。
なお、本実施例においては第一ゲートはシヨツ
トキー接合ゲートであるが、第一ゲートはシヨツ
トキー接合ゲートに限らず、ｐ−ｎ接合ゲート、
絶縁ゲートのいずれであつてもよい。また半導体
基板もGaAsに限らない。さらに、チヤンネルも
ｎチヤンネルに限らずｐチヤンネルでもよい。
トキー接合ゲートであるが、第一ゲートはシヨツ
トキー接合ゲートに限らず、ｐ−ｎ接合ゲート、
絶縁ゲートのいずれであつてもよい。また半導体
基板もGaAsに限らない。さらに、チヤンネルも
ｎチヤンネルに限らずｐチヤンネルでもよい。
第１図は、本発明の一実施例である電界効果ト
ランジスタであり、ａは断面図、ｂは平面図であ
る。第２図は前記電界効果トランジスタを用いた
増幅器である。第１図において、１は第一ゲート
電極、２はソース電極、３はドレイン電極、５は
半絶縁性GaAs、４はｎ層、６は絶縁膜、７は第
二ゲート電極、４２および４３は各々ソース電極
およびドレイン電極の端を表わす。９は第一ゲー
ト用ボンデイングパツド、１０は第二ゲート用ボ
ンデイングパツドである。第２図において、２
２，２４，２８は抵抗、２３，２７，３１はキヤ
パシタ、２５，２６，２９は直流電圧源、２１は
増幅器入力端子、３０は増幅器出力端子である。
３２は本発明による電界効果トランジスタで３
３，３４，３５，３６は各々ドレイン、ソース、
第二ゲート、第一ゲートの電極である。
ランジスタであり、ａは断面図、ｂは平面図であ
る。第２図は前記電界効果トランジスタを用いた
増幅器である。第１図において、１は第一ゲート
電極、２はソース電極、３はドレイン電極、５は
半絶縁性GaAs、４はｎ層、６は絶縁膜、７は第
二ゲート電極、４２および４３は各々ソース電極
およびドレイン電極の端を表わす。９は第一ゲー
ト用ボンデイングパツド、１０は第二ゲート用ボ
ンデイングパツドである。第２図において、２
２，２４，２８は抵抗、２３，２７，３１はキヤ
パシタ、２５，２６，２９は直流電圧源、２１は
増幅器入力端子、３０は増幅器出力端子である。
３２は本発明による電界効果トランジスタで３
３，３４，３５，３６は各々ドレイン、ソース、
第二ゲート、第一ゲートの電極である。
Claims (1)
- １ ソース、ゲートおよびドレインの３電極から
なる電界効果トランジスタのソース電極とドレイ
ン電極との間の動作層上に、ゲート電極も含めて
覆う絶縁膜を設け、該絶縁膜上に前記動作層全体
を覆う絶縁された第二のゲート電極を設けたこと
を特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149170A JPS5850780A (ja) | 1981-09-21 | 1981-09-21 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149170A JPS5850780A (ja) | 1981-09-21 | 1981-09-21 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850780A JPS5850780A (ja) | 1983-03-25 |
| JPH0212016B2 true JPH0212016B2 (ja) | 1990-03-16 |
Family
ID=15469324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149170A Granted JPS5850780A (ja) | 1981-09-21 | 1981-09-21 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850780A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972773A (ja) * | 1982-10-20 | 1984-04-24 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS6349017A (ja) * | 1986-08-19 | 1988-03-01 | 株式会社クボタ | 脱穀機 |
| JPH022179A (ja) * | 1988-06-13 | 1990-01-08 | Fujitsu Ltd | メタル・セミコンダクタ・ｆｅｔ |
-
1981
- 1981-09-21 JP JP56149170A patent/JPS5850780A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5850780A (ja) | 1983-03-25 |
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