JPH0337749A - 記憶アクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は記憶アクセス制御装置に関し、特に論理アドレ
スから物理アドレスへのアドレス変換に用いるアドレス
変換テーブルにおける例外検出の効率化に関するもので
ある。

従来技術 従来のこの種の記憶アクセス制御装置では、主記憶装置
（以下単に主記憶と称する）に対してベクトル要素をア
クセスする場合、各マシンサイクルでの先頭要素アドレ
スのみをアドレス変換テーブルを用いて論理ページ番号
から物理ページ番号・ヘ変換し、先頭要素アドレスによ
り示される論理ページ番号内ベクトル要素のみを同一マ
シンサイクルでアクセスするようにしている。そのため
に、先頭要素アドレスのアドレス変換に関してのみ例外
検出が行われるようになっている。

ここで、例外検出とは、ソフトウェア上の障害を検出す
ることであり、次の２つの場合が考えられる。１つは物
理ページ番号が実装されている主記憶の最大アドレス番
地より小さいと正常であり、大きければ例外と判断され
ることである。また、他の１つはアドレス変換のために
アクセスされたアドレス変換テーブルの内容が有効であ
れば正常であり、無効であれば例外と判断されることで
ある。

ここに有効とは、主記憶上にアクセスすべき命令若しく
はオペランドが格納されていることを示し、アドレス変
換テーブル内物理アドレスが有効であることを意味する
。

この様に従来の記憶アクセス制御装置では、先頭要素の
アドレスが示す物理ページ番号から物理ページ番号への
アドレス変換についてのみ例外検出をなすように構成さ
れていることから、同一マシンサイクルで、先頭要素ア
ドレスが示す論理ページ番号から連続する複数個の論理
ページ番号の範囲でのベクトル要素のアクセスを可能と
する方法によって主記憶へのアクセスの高速化を図る方
式では、複数個の要素アドレスのアドレス変換量てに対
しては例外検出ができないという欠点がある。

発明の目的 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなさたちのであって、その目的とするところは、複数
ページに対する同一マシンサイクル内でのアドレス変換
に関する例外検出を全て行うことができるようにした記
憶アクセス制御装置を提供することにある。

発明の構成 本発明によれば、論理ページ番号とページ内アドレスと
からなる論理アドレスを物理ページ番号とページ内アド
レスとからなる物理アドレスへ変換するためのアドレス
変換テーブルを有し、この変換された物理アドレスを用
いて主記憶装置に対して同時に複数要素のベクトルアク
セスを行うよう構成された記憶アクセス制御装置であっ
て、ベクトル要素のアクセス時に、同一マシンサイクル
において、先頭要素が示す論理アドレスの論理ページ番
号から連続する複数の論理ページを物理ページ番号に変
換するアドレス変換手段と、マシンサイクルの先頭要素
の論理アドレスと要素間距離とさらにはこのマシンサイ
クルにおいてアクセス可能な要素数とを用いて、このマ
シンサイクルにおける最終要素のアクセスする論理ペー
ジ番号を生成する最終ページ番号生成手段と、前記要素
間距離がページサイズよりも小か否かを検出する検出手
段と、この検出手段により小であることが検出されたと
き、前記先頭要素の示す論理ページ番号から前記最終ペ
ージ番号生成手段により生成され論理ページ番号まで全
てアクセス処理を行うアクセスページ検出手段とを含む
ことを特徴とする記憶アクセス制御装置が得られる。

実施例 次に本発明の実施間を図面を参照して詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。１
は各マシンサイクルにおける主記憶へのアクセス可能要
素数の値から１を引いた値を保持する要素数レジスタ、
２は同一マシンサイクルにおいてアクセスされる要素の
先頭要素の論理アドレスを保持する先頭要素アドレスレ
ジスタ（以後、これをＦ　Ａ　Ｒ：　Ｆｉｒｓｔ　　ｏ
ｌｅ＋ｗｅｎｔ　Ａｄｄｒｅｓｓ　Ｒｅｇｌｓｔｅｒと
称す〉、３は要素間距離レジスタ（以後、これをＳ　Ｔ
　Ｒ：　５ＴＲ１ｄｅ　Ｒｅｇｉｓｔｅｒと称す）、４
は乗算器、５，６及び９は加算器、７は実際にアクセス
されるページを検出する検出部、８は比較器、１０〜１
３は選択器、１４〜１７はアドレス変換テーブル、１８
〜２１はページ対応の例外検出部、２２〜２５はアンド
ゲート、２６はオアゲート、２７は制御部、２８は命令
発行部、２９はアドレス生成部である。

第１図の示す実施例では、論理アドレスは３０ビットで
あり、第２図（ａ）に示すように０〜１１ビツトがペー
ジ番号、１２〜２９ビツトがページ内アドレスとなって
いる。また、物理アドレスは２８ビツトであり、第２図
（ｂ）に示すように０〜９ビツトがページ番号、１０〜
２７ビツトがページ内アドレスとなっている。

アドレス変換は、ＦＡＲ２の論理ページ番号から始まる
連続する４ページを同一マシンサイクルにおいて物理ペ
ージ番号に変換できる様に槽底している。したがって、
論理ページ番号のモジュロ４の値に応じて夫々４枚のア
ドレス変換テーブル１４〜１７により、同時にアドレス
変換を可能としている。つまり、論理ページ番号のモジ
ュロ４の値が“Ｏ”の論理ページ番号に対する変換テー
ブルをアドレス変換テーブル１４に、同様に論理ページ
番号のモジュロ４の値が“１“２゛°３”の論理ページ
番号に夫々対応する変換テーブルをアドレス変換テーブ
ル１５，１６．１７に登録することで可能としている。

したがって、アドレス変換テーブル！４〜１７へのリー
ドアドレスは、ＦＡＲ２の０〜１１ビツトで示されるペ
ージ番号の０〜９ビツトの部分のみである。しかし、Ｆ
ＡＲ２の１０．１１ビツトの値により、アドレス変換テ
ーブル１４〜１７へのリードアドレスは第３図の様に異
なるので、加算器９によりＦＡＲ２のＯ〜９ビットの値
に命令発行部２８から信号線２８０１を介して送出され
たアクセス方向フラグにしたがい、′＋１１又は“１１
の加算を行うことにより求め、ＦＡＲ２の０〜９ビツト
の値と加算器９の値とを選択器１０〜１３で選択するこ
とにより行う。

上記制御は、制御部２７が命令発行部２８からのアクセ
ス方向フラグとＦＡＲ２の１０．１１ビツトの値を信号
線２８０１及び２０３を介して供給されることにより、
第３図に示す制御を選択器１０〜１３に行い、加算器１
１の人力値“＋１”１”の制御を行う。また、信号線２
８０１からのアクセス方向フラグは、“０”の時主記憶
への正方向、“１”の時主記憶への負方向のアクセスを
行う。

次に、例外検出のために、前記方法でアドレス変換テー
ブル１４〜１７から読出されたＦＡＲ２で示される論理
ページ番号から連続する４ページの内、実際にアクセス
されるページがどこであるかの検出方法について説明す
る。

乗算器４と加算器６とは１マシンサイ”クルにおける最
終要素のアクセスする論理ページ番号の生成を行う。乗
算器４は、５ＴＲ３の値が信号線８０１を介し、また要
素数レジスタ１から要素数が信号線１０１を介して夫々
供給されることによりこの２つを乗算する。さらに、乗
算器４からの出力は信号線４０１を介し、ＦＡＲ２の出
力は信号線２０２を介して夫々加算器６に入力されて加
算されることで、論理ページ番号の下位２ビツト、すな
わちモジュロ４の値が生成される。

ここで、要素数レジスタ１はそのマシンサイクルでアク
セス可能な要素数の値から１を引いた値がセットされる
。５ＴＲ３には、ページ番号の下位２ビツトとページ内
アドレス１８ビットの計２０ビットがセットされており
、ＦＡＲ２からは、５ＴＲ３と同じページ番号の下位２
ビツトとベージ内アドレス２０ビットに相当するＦＡＲ
２の１０〜２９ビツトの２０ビツトが読出される。

加算器５はＦＡＲ２のページ番号の下位２ビツトとペー
ジ内アドレス１８ビットに相当するＦＡＲ２の１０〜２
９ビツトの計２０ビットが信号線２０２を介し供給され
、また５ＴＲ３の出力が信号線３０１を介し供給される
ことにより、第２要素のページ番号の下位２ビツトを生
成する。

比較器８は５ＴＲ３のページ内アドレスである下位１８
ビツトが信号線３０２を介し供給されることにより、そ
の１８ビツト全てが“０″である場合に“１″を、そう
でない場合に“０”を出力する。

アクセスページ検出部７は、ＦＡＲ２の１０゜１１ビツ
トに相当するページ番号の下位２ビツトが信号線２０３
を介し供給され、また加算器６で生成された最終要素の
アクセスするページ番号の下位２ビツトが信号線６０１
を介し供給され、更に第２要素のアクセスするページ番
号の下位２ビツトが信号線５０１を介し供給される。ま
た、アクセスページ検出部７は、主記憶へのアクセス方
向を示すフラグが命令発行部２８から信号線２８０１を
介して供給され、更に比較器８からの結果が信号線８０
１を介して供給され、更にはまた要素数レジスタ１の値
が信号線１（１１を介して０ち給される。これ等供給信
号によってアクセスされるページが検出される。

比較器８からの信号線８０１の値が“０”であるときは
、５ＴＲ３の要素間距離がページサイズより小さいこと
を示している。したがって、アクセスされるページは信
号線２０３で示されるページ番号から、信号線２８０１
で示されるアクセス方向へ信号線６０１で示される最終
要素のページ番号までの全てがアクセスされることにな
り、第４図に示すようにアクセスページが検出される。

比較器８からの信号線８０１の値が“１”であるときは
、５ＴＲ３の要素間距離がページサイズ以上であること
を示している。この場合、アクセス可能要素数は４以下
にしかならない。そこで、信号線ｌＯｌからの要素数が
“１°の時は、信号線２０３で示される先頭要素のペー
ジのみであり、要素数が“２゛の時は信号線２０３と信
号線８０１とで示されるページのみである。また、要素
数が′３″の時は、信号線２０３と信号線８０１及び第
２要素のアクセスするページである信号線５０１のペー
ジである。要素数が“４″の時は、この場合においては
、５ＴＲ３で示される要素間距離がページサイズより大
きいために連続する４ページ全てをアクセスすることに
なる。これを第５図に示す。第５図（ａ）は信号線２８
０Ｉが“０”で正方向アクセス時を示し、（ｂ）は負方
向アクセス峙を示す。

検出部７からの検出結果は信号線７０１〜７０４を介し
アンドゲート２２〜２５ヘゲ−トイネーブル信号として
供給される。

アドレス変換テーブル１４〜１７は第６図に示すフォー
マットで登録されており、有効／無効を示すテーブル制
御情報の内容が各々例外検出部１８〜２１で検出され、
信号線１８０１．１９０１．２００１．２１０１を介し
アンドゲート２２〜２５に人力される。

これ等アンドゲート２２〜２５においては、各他人力で
ある信号線７０１〜７０４を介しアクセスページ検出部
７で検出された結果にしたがいイネーブルされることに
なる。これ等アンドゲート２２〜２５の出力はオアゲー
ト２６により論理和が取られてこの論理和出力である例
外結果が信号線２６０１を介し命令発行部２８へ送出さ
れる。これにより、例外処理が行えるようになる。

要素数レジスタ１の要素数及びＦＡＲ２の先頭要素はマ
シンサイクル毎に命令発行部２８から供給されるもので
ある。

かかる構成において、要素数レジスタｌに要素数“１”
が格納されており、ＦＡＲ２の０〜１１ビツトで示され
る論理ページ番号を“２”とし、１２〜２９ビツトのペ
ージ内アドレスを“１０”とし、５ＴＲ３の０．１ビツ
トのページ番号の下位２ビツトを“２２とし、２〜１９
ビツトのベージ内アドレスを“０”とする。そして、命
令発行部２８から信号線２８０１を介して供給される値
が“０”、すなわち主記憶への正方向のアクセスの場合
について説明する。

ＦＡＲ２の１０．１１ビツトの値“２°が信号線２０３
を介し、また命令発行部２８から“０”が信号線２８０
１を介し制御部２７へ夫々供給される。

制御部２７は信号線２８０１からの値“０”により主記
憶への正方向のアクセスを行うことを知ると、加算器９
に対して、信号線２０１を介して供給されるＦＡＲ２の
０〜９ビツト目で示される値“０”と“＋１”の加算が
行われるように、信号線２７０１によって制御する。

更に、制御部２７は上記信号線２０３．２８０１の情報
から第３図にしたがい、信号線２７０２〜２７０５を介
し選択器１０〜１３を制御する。この場合、選択器１０
．１１は信号線９０１からの値“１”を選択し、選択器
１２．１３は信号線２０１からの値“０”を選択する。

アドレス変換テーブル１４〜１７は信号線ｔｏｏｔ、１
１０１．１２０１．１３０１からのリードアドレスにし
たがい変換テーブルの内容を読出し、物理ページ番号は
各々信号線！４０２．１５０２．１６０２．１７０２を
介しアドレス生成部２つへ供給される。テーブル制御情
報は信号線１４０１，１５０１．１８０１．１７０１を
介し、夫々例外検出部１８〜２１に供給されて例外チエ
ツクが行われ、その結果が信号線１８０１．Ｌ９０１．
２００１．２１０１を介しアンドゲート２２〜２５に送
出される。この時、例外検出部１８及び２１において例
外が検出されたとする。

次に、アクセスページの検出においては、信号線ｌＯｌ
を介して要素数レジスタ１の値“１”が、また信号線３
０１を介して５ＴＲ３の０，１ビツト目の値“２”と２
〜１９ビツト目の値“０１が夫々乗算器４へ人力されて
乗算される。そして、・信号線４０１を介し乗算器４か
らのページ番号の下位２ビツトにあたる値“２“とペー
ジ内アドレス“０“とが加算器６へ、さらに信号線２０
２を介しＦＡＲ２の１０．１１ビツトの値“２”と１２
〜２９ビツトのページ内アドレス“１０”とが加算器６
へ供給されることにより、出力としてページ番号の下位
２ビツトに相当する値“０”が信号線６０１を介し検出
７へ供給される。

加算器５は、信号線２０２を介して人力されるＦＡＲ２
の１０．１１ビツトの値“２”及び１２〜２９ビツトの
値“１０“と、信号線３０１を介して入力される５ＴＲ
３の０．１ビツトの値“２”及び２〜１９ビツトの値“
Ｏ“とを加算し、出力としてページ番号の下位２ビツト
に相当する値“０”を信号線５０１を介し検出部７へ供
給する。

比較器８は５ＴＲ３の２〜１９ビツトで示されるページ
内アドレス値“０”が信号線３０２を介して供給される
ことにより、ページ内アドレスが全て“０“であること
を検出する。これにより、この５ＴＲ３で示される要素
間距離がページサイズより大きいことが検出され、信号
線８０１を介し値“１”が検出部７へ供給される。

検出部７は信号線６０１からの最終要素がアクセスする
ページ番号の下位２ビツト値“０”と、信号線５０１か
らの第２要素がアクセスするページ番号の下位２ビツト
値“０”と、信号線８０１からの要素間距離がページサ
イズより大きいことを示す値“１”と、信号線ｌｏｔか
らの要素数レジスタ１の値”１”　、！：、信号線２０
３　カラノＦ　Ａ　Ｒ２（７）　１０　。

１１ビツトが示す先頭要素がアクセスするページ番号の
下位２ビツトの値“２”と、命令発行部２８から信号線
２８０１を介して送られる主記憶アクセスの方向値“０
”とを基に、第４図、第５図で示される処理によりアク
セスページを検出して信号線７０１〜７０４に送出する
。

この場合、信号線８０１からの比較結果が“１”であり
、信号線２８０（が“０″であることから、第５図（ａ
）にしたがい、信号線１０１からの要素数が“１”であ
ることから、信号線２０３の先頭要素がアクセスするペ
ージ番号の下位２ビツト“２”（これは２進数で“１０
″）と、信号線６０１の最終要素がアクセスするページ
番号の下位２ビツト“０゛　（これは２進数で“００“
）とにより、アドレス変換テーブル１４〜１７でのアド
レス変換で、実際にアクセスされるテーブルはアドレス
変換テーブル１４．１６となる。そこで、検出部７は信
号線７０１．７０３から値“１”を、信号線７０２．７
０４から値“０”をアンドゲート２２〜２５へ夫々送出
する。

アンドゲート２２は信号線７０１からのイネーブル信号
により、例外検出部１８で例外が検出されたことを有効
とし、アンドゲート２４は信号線７０３からのイネーブ
ル信号により、例外検出部２０で例外がないことを有効
とし、アンドゲート２３゜２５は信号線７０２．７０４
からイネーブル信号が供給されないことにより、例外検
出部１９．２１からの検出結果を無効とする。

したがって、アンドゲート２２からの例外報告がオアゲ
ート２６から信号線２６０１を介し命令発行部２８へ供
給されることで例外処理が行われるのである。

本実施例においては、要素間距離がページサイズ以上の
場合においては全ての要素に関し論理ページ番号を生成
する様に構成したが、この場合においては、先頭要素の
み、すなわち、１要素毎のアクセスとしてもよいし、最
終要素の論理ページ番号生成部を利用した２要素毎のア
クセスとしてもよく、その処理については多くを容易に
類推することができる。

発明の詳細 な説明したように本発明によれば、先頭要素アドレスと
要素間距離により同一マシンサイクル内でアクセスする
ページ番号を、本来アドレス生成部で行われるベクトル
アドレスの生成とは独立に求めるとかできることにより
、実際１こアドレス生底部で生成されるアドレスを使用
した場合の今日のようなＬＳＩ設計から生じる実装上の
物理的制限に左右されることなく、複数ページに対する
同一マシンサイクル内でのアドレス変換による例外検出
を行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は論
理アドレス及び物理アドレスのフォーマットを示す図、
第３図は制御部２７の動作を示す図、第４図は要素間距
離がページサイズより小なるときの検出部７の動作を示
す図、第５図（ａ）。 （ｂ）は要素間距離がページサイズ以上のときの検出部
７の動作を示す図、第６図はアドレス変換テーブルのフ
ォーマットを示す図である。 主要部分の符号の説明 １・・・・・・要素数レジスタ ２・・・・・・先頭要素アドレスレジスタ３・・・・・
・要素間距離レジスタ ４・・・・・・乗算器 ５．６．９・・・・・・加算器 ７・・・・・・検出部 ８・・・・・・比較器 １４〜１７・・・・・・アドレス変換テーブル１８〜２
１・・・・・・例外検出部 ２７・・・・・・制御部

Claims (1)

【特許請求の範囲】
1. （１）論理ページ番号とページ内アドレスとからなる論
   理アドレスを物理ページ番号とページ内アドレスとから
   なる物理アドレスへ変換するためのアドレス変換テーブ
   ルを有し、この変換された物理アドレスを用いて主記憶
   装置に対して同時に複数要素のベクトルアクセスを行う
   よう構成された記憶アクセス制御装置であって、ベクト
   ル要素のアクセス時に、同一マシンサイクルにおいて、
   先頭要素が示す論理アドレスの論理ページ番号から連続
   する複数の論理ページを物理ページ番号に変換するアド
   レス変換手段と、マシンサイクルの先頭要素の論理アド
   レスと要素間距離とさらにはこのマシンサイクルにおい
   てアクセス可能な要素数とを用いて、このマシンサイク
   ルにおける最終要素のアクセスする論理ページ番号を生
   成する最終ページ番号生成手段と、前記要素間距離がペ
   ージサイズよりも小か否かを検出する検出手段と、この
   検出手段により小であることが検出されたとき、前記先
   頭要素の示す論理ページ番号から前記最終ページ番号生
   成手段により生成され論理ページ番号まで全てアクセス
   処理を行うアクセスページ検出手段とを含むことを特徴
   とする記憶アクセス制御装置。