JPH03257627A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH03257627A JPH03257627A JP2057083A JP5708390A JPH03257627A JP H03257627 A JPH03257627 A JP H03257627A JP 2057083 A JP2057083 A JP 2057083A JP 5708390 A JP5708390 A JP 5708390A JP H03257627 A JPH03257627 A JP H03257627A
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- 239000011159 matrix material Substances 0.000 claims abstract description 28
- 238000006073 displacement reaction Methods 0.000 claims abstract description 7
- 230000010365 information processing Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特に仮想記憶方式を採用
し、命令取出、オペランドアドレス計算、アドレス変換
、キャッシュアクセスおよび演算の各ステージを持つ情
報処理装置に関するものである。
し、命令取出、オペランドアドレス計算、アドレス変換
、キャッシュアクセスおよび演算の各ステージを持つ情
報処理装置に関するものである。
従来技術
従来の情報処理装置での命令処理過程を、図面を参照し
て説明する。第２図に示すように、命令取出しステージ
では、命令取出回路１１か、命令アドレスレジスタ１０
の出力ｌｏｔによって命令語１０２を取出し、命令レジ
スタ４４に格納する。同時に、命令語１０２から、命令
語長生成回路１２によって命令語長１０３が生成され、
命令アドレス更新回路１３が、命令語長１０３と命令ア
ドレスレジスタ１０の出力１０１とから、更新アドレス
１０４を生成し、命令アドレスレジスタ１０に格納する
。
て説明する。第２図に示すように、命令取出しステージ
では、命令取出回路１１か、命令アドレスレジスタ１０
の出力ｌｏｔによって命令語１０２を取出し、命令レジ
スタ４４に格納する。同時に、命令語１０２から、命令
語長生成回路１２によって命令語長１０３が生成され、
命令アドレス更新回路１３が、命令語長１０３と命令ア
ドレスレジスタ１０の出力１０１とから、更新アドレス
１０４を生成し、命令アドレスレジスタ１０に格納する
。
オペランドアドレス計算ステージでは、命令レジスタ１
４の出力１０５によってアドレス計算人力として指定さ
れる汎用レジスタ１５の出力１０６と、命令レジスタ１
０の出力１０５とが、オペランドアドレス計算回路１６
に与えられ、その結果１０ｇが、論理アドレスレジスタ
１７に格納される。同時に、命令レジスタ１４の出力１
０５によって、第１オペランドとして指定される汎用レ
ジスタ１５の出力１０７が、アドレス変換ステージの第
１オペランドレジスタ１９に格納される。
４の出力１０５によってアドレス計算人力として指定さ
れる汎用レジスタ１５の出力１０６と、命令レジスタ１
０の出力１０５とが、オペランドアドレス計算回路１６
に与えられ、その結果１０ｇが、論理アドレスレジスタ
１７に格納される。同時に、命令レジスタ１４の出力１
０５によって、第１オペランドとして指定される汎用レ
ジスタ１５の出力１０７が、アドレス変換ステージの第
１オペランドレジスタ１９に格納される。
アドレス変換ステージでは、論理アドレスレジスタ１７
の出力１０９が、アドレス変換回路１８によって物理ア
ドレス１１０に変換され、物理アドレスレジスタ２０に
格納される。同時に、アドレス変換ステージの第１オペ
ランドレジスタ１９の出力１１１が、キャッシュアクセ
スステージの第１オペランドレジスタ５２に格納される
。
の出力１０９が、アドレス変換回路１８によって物理ア
ドレス１１０に変換され、物理アドレスレジスタ２０に
格納される。同時に、アドレス変換ステージの第１オペ
ランドレジスタ１９の出力１１１が、キャッシュアクセ
スステージの第１オペランドレジスタ５２に格納される
。
キャッシュアクセスステージて−は、物理アドレスレジ
スタ２０の出力１１２が、キャッシュ回路２１に与えら
れ、第２オペランドデータ１１３として、第２オペラン
ドレジスタ２３に格納される。同時に、キャッシュアク
セスステージの第１オペランドレジスタ５２の出力１１
４が、Ｍｌオペランドレジスタ５４に格納される。
スタ２０の出力１１２が、キャッシュ回路２１に与えら
れ、第２オペランドデータ１１３として、第２オペラン
ドレジスタ２３に格納される。同時に、キャッシュアク
セスステージの第１オペランドレジスタ５２の出力１１
４が、Ｍｌオペランドレジスタ５４に格納される。
演算ステージでは、第１オペランドレジスタ５４の出力
Ｈ６と第２オペランドレジスタ２３の出力１１５に対し
て、演算回路２５て演算が行なわれ、その結果１１７が
汎用レジスタ１５に格納される。
Ｈ６と第２オペランドレジスタ２３の出力１１５に対し
て、演算回路２５て演算が行なわれ、その結果１１７が
汎用レジスタ１５に格納される。
この種の情報処理装置では、ｌ命令の処理に、命令取出
、オペランドアドレス計算、アドレス変換、キャッシュ
アクセスおよび演算の５ステージを必要とし、命令を順
次実行するため、命令の実行効率が低いという欠点があ
る。
、オペランドアドレス計算、アドレス変換、キャッシュ
アクセスおよび演算の５ステージを必要とし、命令を順
次実行するため、命令の実行効率が低いという欠点があ
る。
発明の目的
本発明の目的は命令の実行効率を向上可能とした情報処
理装置を提供することである。
理装置を提供することである。
発明の構成
本発明によれば、命令取出およびキャッシュアクセスの
ステージを有し仮想記憶方式を採用した情報処理装置に
おいて、前記命令取出ステージにおいて、命令アドレス
により索引される命令アドレス行列記憶手段と、前記命
令アドレスにより索引されるオペランドアドレス行列記
憶手段と、前記命令アドレスおよび前記命令アドレス行
列記憶手段からの命令アドレスを比較する比較手段と、
この比較手段での比較結果により前記命令アドレス行列
記憶手段に次に実行すべき命令アドレスか登録されてい
ると判定された場合、前記オペランドアドレス行列記憶
手段からの物理ページアドレス情報、アドレス生成に用
いるレジ゛スタ情報および変位情報から次に実行すべき
命令のオペランドアドレスを生成するオペランドアドレ
ス生成手段と、このオペランドアドレス生成手段で生威
されたアドレスで前記キャッシュアクセスステージの動
作を開始する手段とを含むことを特徴とする情報処理装
置が得られる。
ステージを有し仮想記憶方式を採用した情報処理装置に
おいて、前記命令取出ステージにおいて、命令アドレス
により索引される命令アドレス行列記憶手段と、前記命
令アドレスにより索引されるオペランドアドレス行列記
憶手段と、前記命令アドレスおよび前記命令アドレス行
列記憶手段からの命令アドレスを比較する比較手段と、
この比較手段での比較結果により前記命令アドレス行列
記憶手段に次に実行すべき命令アドレスか登録されてい
ると判定された場合、前記オペランドアドレス行列記憶
手段からの物理ページアドレス情報、アドレス生成に用
いるレジ゛スタ情報および変位情報から次に実行すべき
命令のオペランドアドレスを生成するオペランドアドレ
ス生成手段と、このオペランドアドレス生成手段で生威
されたアドレスで前記キャッシュアクセスステージの動
作を開始する手段とを含むことを特徴とする情報処理装
置が得られる。
実施例
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第１図を参照すると、本発明の一実施例は、命令処理過
程における命令取出ステージでは、命令アドレスを格納
する命令アドレスレジスタ１０、このレジスタ１０のア
ドレス１０１により命令を取出す命令取出回路１１、こ
の回路１１からの命令語１０２に基づいて命令語長１０
３を生威する命令語長生成回路１２、この回路１２から
の命令語長１０３およびレジスタ１０からのアドレスに
基づいて更新アドレス１０４を生威し命令アドレスレジ
スタ１０に送る命令アドレス更新回路１３、命令アドレ
スレジスタ１０の下位出力２０２により２つのコンパー
トメントを並行して読出す命令アドレス行列メモリ３０
、このメモリ３０からの出力２０３および２０４とレジ
スタ１０の上位出力２０１とを比較する２つの比較回路
３２および３３、これら回路３２および３３の比較結果
２０５および２０６に基づいてメモリ３０のいずれのコ
ンパートメントに次に実行すべき命令が登録されている
か否かを判断し、登録されている方のコンパートメント
に対応するオペランドアドレス行列メモリ３１のコンパ
−トメントを選択するようにコンパートメント選択信号
２Ｑ７を出力するヒツト判定回路３４、命令アドレスレ
ジスタ１０の下位出力により指定された位置から２つの
コンパートメントを出力するオペランドアドレス行列メ
モリ３１、およびこのメモリ３１からの出力２０８およ
び２０９のうちいずれか１つを選択信号２０７により選
択する第１の選択回路３５を備えている。
程における命令取出ステージでは、命令アドレスを格納
する命令アドレスレジスタ１０、このレジスタ１０のア
ドレス１０１により命令を取出す命令取出回路１１、こ
の回路１１からの命令語１０２に基づいて命令語長１０
３を生威する命令語長生成回路１２、この回路１２から
の命令語長１０３およびレジスタ１０からのアドレスに
基づいて更新アドレス１０４を生威し命令アドレスレジ
スタ１０に送る命令アドレス更新回路１３、命令アドレ
スレジスタ１０の下位出力２０２により２つのコンパー
トメントを並行して読出す命令アドレス行列メモリ３０
、このメモリ３０からの出力２０３および２０４とレジ
スタ１０の上位出力２０１とを比較する２つの比較回路
３２および３３、これら回路３２および３３の比較結果
２０５および２０６に基づいてメモリ３０のいずれのコ
ンパートメントに次に実行すべき命令が登録されている
か否かを判断し、登録されている方のコンパートメント
に対応するオペランドアドレス行列メモリ３１のコンパ
−トメントを選択するようにコンパートメント選択信号
２Ｑ７を出力するヒツト判定回路３４、命令アドレスレ
ジスタ１０の下位出力により指定された位置から２つの
コンパートメントを出力するオペランドアドレス行列メ
モリ３１、およびこのメモリ３１からの出力２０８およ
び２０９のうちいずれか１つを選択信号２０７により選
択する第１の選択回路３５を備えている。
本発明の一実施例の特徴の１つは、オペランドアドレス
計算ステージとキャッシュアクセスステージとが並行し
て実行されることにある。
計算ステージとキャッシュアクセスステージとが並行し
て実行されることにある。
これらのステージには、第１の選択回路３５の出力中の
汎用レジスタフィールド２１０により出力２１６を出力
する汎用レジスタ１５、これらレジスタ１５の出力２１
６および回路３５の出力中の変位フィールド２１４から
ページ内アドレス２１７を生成するページ内アドレス計
算回路６０、この回路６０からのアドレス２１７と第１
の選択回路３５の出力２１５とアドレス変換回路１８の
出力１１０とのいずれかを物理アドレス比較回路３８の
出力２１３により選択する第２の選択回路３６、この第
２の選択回路３６の出力１１２を格納する物理アドレス
レジスタ２０、このレジスタ２０からの物理アドレス１
１２によりアクセスされるキャッシュ回路２１、命令取
出回路１１からの命令語１０２を格納する命令レジスタ
１４、この命令レジスタ１４からの出力により、汎用レ
ジスタ１０Ｂから与えられる出力１０６とレジスタ１４
の出力１０５とからオペランドアドレスを生成するオペ
ランドアドレス計算回路１６、この回路１６で生成され
るオペランドアドレス１０８を格納する論理アドレスレ
ジスタ１７およびアドレス変換ステージ命令レジスタ６
１の出力２１ｇを格納するキャッシュアクセスステージ
命令レジスタ６２を含む。
汎用レジスタフィールド２１０により出力２１６を出力
する汎用レジスタ１５、これらレジスタ１５の出力２１
６および回路３５の出力中の変位フィールド２１４から
ページ内アドレス２１７を生成するページ内アドレス計
算回路６０、この回路６０からのアドレス２１７と第１
の選択回路３５の出力２１５とアドレス変換回路１８の
出力１１０とのいずれかを物理アドレス比較回路３８の
出力２１３により選択する第２の選択回路３６、この第
２の選択回路３６の出力１１２を格納する物理アドレス
レジスタ２０、このレジスタ２０からの物理アドレス１
１２によりアクセスされるキャッシュ回路２１、命令取
出回路１１からの命令語１０２を格納する命令レジスタ
１４、この命令レジスタ１４からの出力により、汎用レ
ジスタ１０Ｂから与えられる出力１０６とレジスタ１４
の出力１０５とからオペランドアドレスを生成するオペ
ランドアドレス計算回路１６、この回路１６で生成され
るオペランドアドレス１０８を格納する論理アドレスレ
ジスタ１７およびアドレス変換ステージ命令レジスタ６
１の出力２１ｇを格納するキャッシュアクセスステージ
命令レジスタ６２を含む。
本発明の一実施例の特徴の他の１つは、アドレス変換ス
テージおよび演算ステージにおいて並行して動作がなさ
れる。
テージおよび演算ステージにおいて並行して動作がなさ
れる。
これらのステージでは、レジスタ１２からの物理アドレ
ス１１２を格納するアドレス変換ステ〜ジ物理アドレス
レジスタ３７、レジスタ１７からの論理アドレス１０９
を物理アドレス１１０に変換するアドレス変換回路１８
、この回路１８からの物理アドレス１．１０およびレジ
スタ３７からの物理アドレス２１２を比較する物理アド
レス変換回路３８、この回路３８の比較結果２１３を格
納するＤフリップフロップ（Ｆ／Ｆ）３９、命令レジス
タ１４の出力１０５により汎用レジスタ１５から出力さ
れる第１オペランド１０７を格納するアドレス変換ステ
ージ第１オペランドレジスタ１９、キャッシュ回路２１
からの第２オペランド１１３を格納する第２オペランド
レジスタ２３、これらレジスタ１９および２３からの第
１および第２オペランド１１１および１１５に基づいて
演算を行なう演算回路２５、および命令レジスタ１４の
出力１０５を格納するアドレス変換ステージ命令レジス
タ６１を含む。
ス１１２を格納するアドレス変換ステ〜ジ物理アドレス
レジスタ３７、レジスタ１７からの論理アドレス１０９
を物理アドレス１１０に変換するアドレス変換回路１８
、この回路１８からの物理アドレス１．１０およびレジ
スタ３７からの物理アドレス２１２を比較する物理アド
レス変換回路３８、この回路３８の比較結果２１３を格
納するＤフリップフロップ（Ｆ／Ｆ）３９、命令レジス
タ１４の出力１０５により汎用レジスタ１５から出力さ
れる第１オペランド１０７を格納するアドレス変換ステ
ージ第１オペランドレジスタ１９、キャッシュ回路２１
からの第２オペランド１１３を格納する第２オペランド
レジスタ２３、これらレジスタ１９および２３からの第
１および第２オペランド１１１および１１５に基づいて
演算を行なう演算回路２５、および命令レジスタ１４の
出力１０５を格納するアドレス変換ステージ命令レジス
タ６１を含む。
次に本発明の一実施例の動作について第１図を参照しな
がら、詳細に説明する。
がら、詳細に説明する。
ｗ、１図を参照すると、本発明の一実施例による命令処
理過程の命令取出ステージでは、命令取出回路１１が、
命令アドレスレジスタ１ｏの出力１０１により命令語１
０２を取出し、命令レジスタ１４に格納する。同時に命
令語１０２から、命令語長生成回路１２により命令語長
１０３が生成され、命令語アドレス更新回路１３が、命
令語長１０３と命令アドレスレジスタ１ｏの出力１０１
とがら更新アドレス１０４を生成し、命令アドレスレジ
スタ１ｏに格納する。
理過程の命令取出ステージでは、命令取出回路１１が、
命令アドレスレジスタ１ｏの出力１０１により命令語１
０２を取出し、命令レジスタ１４に格納する。同時に命
令語１０２から、命令語長生成回路１２により命令語長
１０３が生成され、命令語アドレス更新回路１３が、命
令語長１０３と命令アドレスレジスタ１ｏの出力１０１
とがら更新アドレス１０４を生成し、命令アドレスレジ
スタ１ｏに格納する。
また、命令アドレスレジスタ１ｏの下位出力２゜２が命
令アドレス行列メモリ３ｏおよびオペランドアドレス行
列メモリ３１に与えられる。比較回路３２および３３は
、与えられたアドレスで示される命令アドレス行列メモ
リ３ｏの２つのコンパートメントの出力２０３ 、２０
４を、命令アドレスレジスタ１０の上位出力２０１とそ
れぞれ比較し、比較結果２０５および２０６をヒツト判
定回路３４に与える。
令アドレス行列メモリ３ｏおよびオペランドアドレス行
列メモリ３１に与えられる。比較回路３２および３３は
、与えられたアドレスで示される命令アドレス行列メモ
リ３ｏの２つのコンパートメントの出力２０３ 、２０
４を、命令アドレスレジスタ１０の上位出力２０１とそ
れぞれ比較し、比較結果２０５および２０６をヒツト判
定回路３４に与える。
このヒツト判定回路３４は、命令アドレス行列メモリ３
０のいずれのコンパートメントに、次に実行すべき命令
が登録されているかを判断し、登録されている方のコン
パートメントに対応するオペランドアドレス行列のコン
パートメントを選択するように、コンパートメント選択
信号２０７を第１の選択回路３５に送る。この第１の選
択回路３５は、コンパートメント選択信号２０７にした
がって、オペランドアドレス行列メモリ３１の２つのコ
ンパートメント出力２０８および２０９を選択する。
０のいずれのコンパートメントに、次に実行すべき命令
が登録されているかを判断し、登録されている方のコン
パートメントに対応するオペランドアドレス行列のコン
パートメントを選択するように、コンパートメント選択
信号２０７を第１の選択回路３５に送る。この第１の選
択回路３５は、コンパートメント選択信号２０７にした
がって、オペランドアドレス行列メモリ３１の２つのコ
ンパートメント出力２０８および２０９を選択する。
ページ内アドレス計算回路６ｏは、第１の選択回路３５
の出力中の汎用レジスタフィールド２１０によって指定
される汎用レジスタ出力２１６と、第１の選択回路３５
の出力中の変位フィールド２１４とから、ページ内アド
レス２１７を求める。ページ内アドレス２１７は、第１
の選択回路３５の出力中の物理ページアドレスフィール
ド２１５と結合され、第２の選択回路３６に送られる。
の出力中の汎用レジスタフィールド２１０によって指定
される汎用レジスタ出力２１６と、第１の選択回路３５
の出力中の変位フィールド２１４とから、ページ内アド
レス２１７を求める。ページ内アドレス２１７は、第１
の選択回路３５の出力中の物理ページアドレスフィール
ド２１５と結合され、第２の選択回路３６に送られる。
そして、第２の選択回路３６は、第１の選択回路３５の
出力２１５を選択し、物理アドレスレジスタ２ｏに格納
する。
出力２１５を選択し、物理アドレスレジスタ２ｏに格納
する。
オペランドアドレス計算ステージでは、命令レジスタ１
４の出力１０５によって、アドレス計算入力として指定
される汎用レジスタ１５の出力１０Ｂと、命令レジスタ
１４の出力１０５とが、オペランドアドレス計算回路１
６に与えられ、その結果１０８が、論理アドレスレジス
タ１７に格納される。
４の出力１０５によって、アドレス計算入力として指定
される汎用レジスタ１５の出力１０Ｂと、命令レジスタ
１４の出力１０５とが、オペランドアドレス計算回路１
６に与えられ、その結果１０８が、論理アドレスレジス
タ１７に格納される。
同時に、命令レジスタ１４の出力１０５によって、第１
オペランドとして指定される汎用レジスタ１５の出力１
０７が、アドレス変換ステージの第１オペランドレジス
タ１９に格納される。
オペランドとして指定される汎用レジスタ１５の出力１
０７が、アドレス変換ステージの第１オペランドレジス
タ１９に格納される。
さらに、物理アドレスレジスタ２０の出力１１２が、キ
ャッシュ回路２１に与えられ、第２オペランドデータ１
１３として、第２オペランドレジスタ２３に格納される
。また、物理アドレスレジスタ２０の出力１１２は、ア
ドレス変換ステージの物理アドレスレジスタ３７に格納
される。
ャッシュ回路２１に与えられ、第２オペランドデータ１
１３として、第２オペランドレジスタ２３に格納される
。また、物理アドレスレジスタ２０の出力１１２は、ア
ドレス変換ステージの物理アドレスレジスタ３７に格納
される。
アドレス変換ステージでは、論理アドレスレジスタ１７
の出力１０９が、アドレス変換回路１８により、物理ア
ドレス１１０に変換される。物理アドレス変換回路３８
は、物理アドレス１１０とアドレス変換ステージの物理
アドレスレジスタ３７の出力２１２とを比較し、比較結
果２１３を出力する。比較結果２１３が一致を示してい
れば、汎用レジスタ１５は、アドレス変換ステージの第
１オペランドレジスタ１９の出力１１１と第２オペラン
ドレジスタ２３の出力１１５との演算結果１１７を格納
し、１命令の処理が終了する。
の出力１０９が、アドレス変換回路１８により、物理ア
ドレス１１０に変換される。物理アドレス変換回路３８
は、物理アドレス１１０とアドレス変換ステージの物理
アドレスレジスタ３７の出力２１２とを比較し、比較結
果２１３を出力する。比較結果２１３が一致を示してい
れば、汎用レジスタ１５は、アドレス変換ステージの第
１オペランドレジスタ１９の出力１１１と第２オペラン
ドレジスタ２３の出力１１５との演算結果１１７を格納
し、１命令の処理が終了する。
不一致を示していれば、命令アドレスレジスタ１０、命
令レジスタ１４、汎用レジスタ１５、および論理アドレ
スレジスタ１７の更新動作は全て抑止されるとともに、
第２の選択回路３６は、その出力２１１として物理アド
レス１１０を選択し、物理アドレスレジスタ２０に格納
させる。また比較結果２１３はＤタイプフリップフロッ
プ３つに格納される。
令レジスタ１４、汎用レジスタ１５、および論理アドレ
スレジスタ１７の更新動作は全て抑止されるとともに、
第２の選択回路３６は、その出力２１１として物理アド
レス１１０を選択し、物理アドレスレジスタ２０に格納
させる。また比較結果２１３はＤタイプフリップフロッ
プ３つに格納される。
そして、次のサイクルで、物理アドレスレジスタ２０の
出力１１２が、キャッシュ回路２１に与えられ、第２オ
ペランドデータ１１３として、第２オペランドレジスタ
２３に格納されると同時に、物理アドレスレジスタ２０
の出力１１２は、アドレス変換ステージの物理アドレス
レジスタ３７に格納される。また、Ｄタイプフリップフ
ロップ３９の出力２１４により、オペランドアドレス行
列３１に、物理アドレスレジスタ２０の出力Ｈ２の中の
物理ページアドレスとキャッシュアクセスステージ命令
レジスタ５２の出力２１９中のアドレス計算汎用レジス
タ番号および変位とが、格納される。
出力１１２が、キャッシュ回路２１に与えられ、第２オ
ペランドデータ１１３として、第２オペランドレジスタ
２３に格納されると同時に、物理アドレスレジスタ２０
の出力１１２は、アドレス変換ステージの物理アドレス
レジスタ３７に格納される。また、Ｄタイプフリップフ
ロップ３９の出力２１４により、オペランドアドレス行
列３１に、物理アドレスレジスタ２０の出力Ｈ２の中の
物理ページアドレスとキャッシュアクセスステージ命令
レジスタ５２の出力２１９中のアドレス計算汎用レジス
タ番号および変位とが、格納される。
さらに次のサイクルで、アドレス変換ステージを再び行
い、今度は、物理アドレス比較回路３８の出力２１３か
一致を示すので、命令処理が終了する。
い、今度は、物理アドレス比較回路３８の出力２１３か
一致を示すので、命令処理が終了する。
発明の詳細
な説明したように本発明は、過去に実行したことのある
命令のオペランドアドレスをオペランドアドレス行列に
格納しておくことで、オペランドアドレス計算ステージ
とキャッシュアクセスステージ、アドレス変換ステージ
と演算ステージの同時実行を可能にするため、命令の実
行効率が平均的に従来よりも高くなるという効果がある
。
命令のオペランドアドレスをオペランドアドレス行列に
格納しておくことで、オペランドアドレス計算ステージ
とキャッシュアクセスステージ、アドレス変換ステージ
と演算ステージの同時実行を可能にするため、命令の実
行効率が平均的に従来よりも高くなるという効果がある
。
第１図は本発明の一実施例を示す図、第２図は従来の情
報処理装置を示す図である。 主要部分の符号の説明 １０・・・・・・命令アドレスレジスタ１１・・・・・
・命令取出回路 １２・・・・・・命令語長生成回路 １３・・・・・・命令アドレス更新回路１４・・・・・
・命令レジスタ １５・・・・・・汎用レジスタ １６・・・・・・オペランドアドレス計算回路１７・・
・・・・論理アドレスレジスタ１８・・・・・・アドレ
ス変換回路 １つ・・・・・・アドレス変換ステージの第１オペラン
ドレジスタ ２０・・・・・・物理アドレスレジスタ２１・・・・・
・キャッシュ回路 ２３・・・・・・第２オペランドレジスタ２５・・・・
・・演算回路 ３０・・・・・・命令アドレス行列 ３１・・・・・・オペランドアドレス行列８２、３３・
・・・・・比較回路 ３４・・・・・・ヒツト判定回路 ３５・・・・・・第１の選択回路 ３６・・・・・・第２の選択回路 ３７・・・・・・アドレス変換ステージ物理アドレスレ
ジスタ ３８・・・・・・物理アドレス変換回路３９・・・・・
・Ｄタイプフリップフロップ５２・・・・・・キャッシ
ュアクセスステージの第１オペランドレジスタ ５４・・・・・・第１オペランドレジスタ６０・・・・
・・ページ内アドレス計算回路６１・・・・・・アドレ
ス変換ステージ命令レジスタ ６２・・・・・・キャッシュアクセス ステージ命令レジスタ ＩＯｌ・・・・・・命令アドレスレジスタ１０の出力１
０２・・・・・・命令語 １０３・・・・・・命令語長 １０４・・・・・・命令更新アドレス １０５・・・・・・命令レジスタ１４の出力Ｉ０６・・
・・・・アドレス計算用汎用レジスタ１５の出力 １０７・・・・・・第１オペランド用汎用レジスタ１５
の出力 １０ｇ・・・・・・オペランドアドレス計算結果１０９
・・・・・・論理アドレスレジスタ１７の出力１１０・
・・・・・物理アドレス Ｕｔ・・・・・・アドレス変換ステージの第１オペラン
ドレジスタ１９の出力 １１２・・・・・・物理アドレスレジスタ２０の出力１
１３・・・・・・第２オペランドデータ１１４・・・・
・・キャッシュアクセスステージの第１オペランドレジ
スタ５２の出力 １１５・・・・・・第２オペランドレジスタ２３の出力 １１６・・・・・・第１オペランドレジスタ５４の出力 １７ ０１ ０２ ２０３．２０４ ・・・・・・演算結果 ・・・・・・命令アドレスレジスタ １０の上位出力 ・・・・・・命令アドレスレジスタ １０の下位出力 ・・・・・・命令アドレス行列メモリ のコンパートメント出力 ２０５．２０６・・・・・・比較回路出力２０７・・・
・・・コンパートメント選択信号２０８．２０９・・・
・・オペランドアドレス行列メモリのコンパートメント
出力 ２１０・・・・・・第１の選択回路３５の出力（汎用レ
ジスタフィールド） ２１１・・・・・・第２の選択回路２６の出力２１２・
・・・・・アドレス変換ステージ物理アドレスレジスタ
３７の出力 ２１３・・・・・・物理アドレス比較回路３８の出力２
１４・・・・・・第１の選択回路３５の出力（変位フィ
ールド） ２１５・・・・・・第１の選択回路３５の出力（物理ペ
ージアドレスフィールド） ２１Ｂ・・・・・・第１の選択回路３５の出力で指定さ
れる汎用レジスタ１５の出力
報処理装置を示す図である。 主要部分の符号の説明 １０・・・・・・命令アドレスレジスタ１１・・・・・
・命令取出回路 １２・・・・・・命令語長生成回路 １３・・・・・・命令アドレス更新回路１４・・・・・
・命令レジスタ １５・・・・・・汎用レジスタ １６・・・・・・オペランドアドレス計算回路１７・・
・・・・論理アドレスレジスタ１８・・・・・・アドレ
ス変換回路 １つ・・・・・・アドレス変換ステージの第１オペラン
ドレジスタ ２０・・・・・・物理アドレスレジスタ２１・・・・・
・キャッシュ回路 ２３・・・・・・第２オペランドレジスタ２５・・・・
・・演算回路 ３０・・・・・・命令アドレス行列 ３１・・・・・・オペランドアドレス行列８２、３３・
・・・・・比較回路 ３４・・・・・・ヒツト判定回路 ３５・・・・・・第１の選択回路 ３６・・・・・・第２の選択回路 ３７・・・・・・アドレス変換ステージ物理アドレスレ
ジスタ ３８・・・・・・物理アドレス変換回路３９・・・・・
・Ｄタイプフリップフロップ５２・・・・・・キャッシ
ュアクセスステージの第１オペランドレジスタ ５４・・・・・・第１オペランドレジスタ６０・・・・
・・ページ内アドレス計算回路６１・・・・・・アドレ
ス変換ステージ命令レジスタ ６２・・・・・・キャッシュアクセス ステージ命令レジスタ ＩＯｌ・・・・・・命令アドレスレジスタ１０の出力１
０２・・・・・・命令語 １０３・・・・・・命令語長 １０４・・・・・・命令更新アドレス １０５・・・・・・命令レジスタ１４の出力Ｉ０６・・
・・・・アドレス計算用汎用レジスタ１５の出力 １０７・・・・・・第１オペランド用汎用レジスタ１５
の出力 １０ｇ・・・・・・オペランドアドレス計算結果１０９
・・・・・・論理アドレスレジスタ１７の出力１１０・
・・・・・物理アドレス Ｕｔ・・・・・・アドレス変換ステージの第１オペラン
ドレジスタ１９の出力 １１２・・・・・・物理アドレスレジスタ２０の出力１
１３・・・・・・第２オペランドデータ１１４・・・・
・・キャッシュアクセスステージの第１オペランドレジ
スタ５２の出力 １１５・・・・・・第２オペランドレジスタ２３の出力 １１６・・・・・・第１オペランドレジスタ５４の出力 １７ ０１ ０２ ２０３．２０４ ・・・・・・演算結果 ・・・・・・命令アドレスレジスタ １０の上位出力 ・・・・・・命令アドレスレジスタ １０の下位出力 ・・・・・・命令アドレス行列メモリ のコンパートメント出力 ２０５．２０６・・・・・・比較回路出力２０７・・・
・・・コンパートメント選択信号２０８．２０９・・・
・・オペランドアドレス行列メモリのコンパートメント
出力 ２１０・・・・・・第１の選択回路３５の出力（汎用レ
ジスタフィールド） ２１１・・・・・・第２の選択回路２６の出力２１２・
・・・・・アドレス変換ステージ物理アドレスレジスタ
３７の出力 ２１３・・・・・・物理アドレス比較回路３８の出力２
１４・・・・・・第１の選択回路３５の出力（変位フィ
ールド） ２１５・・・・・・第１の選択回路３５の出力（物理ペ
ージアドレスフィールド） ２１Ｂ・・・・・・第１の選択回路３５の出力で指定さ
れる汎用レジスタ１５の出力
Claims (1)
- （１）命令取出およびキャッシュアクセスのステージを
有し仮想記憶方式を採用した情報処理装置において、前
記命令取出ステージにおいて、命令アドレスにより索引
される命令アドレス行列記憶手段と、前記命令アドレス
により索引されるオペランドアドレス行列記憶手段と、
前記命令アドレスおよび前記命令アドレス行列記憶手段
からの命令アドレスを比較する比較手段と、この比較手
段での比較結果により前記命令アドレス行列記憶手段に
次に実行すべき命令アドレスが登録されていると判定さ
れた場合、前記オペランドアドレス行列記憶手段からの
物理ページアドレス情報、アドレス生成に用いるレジス
タ情報および変位情報から次に実行すべき命令のオペラ
ンドアドレスを生成するオペランドアドレス生成手段と
、このオペランドアドレス生成手段で生成されたアドレ
スで前記キャッシュアクセスステージの動作を開始する
手段とを含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057083A JPH03257627A (ja) | 1990-03-08 | 1990-03-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057083A JPH03257627A (ja) | 1990-03-08 | 1990-03-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257627A true JPH03257627A (ja) | 1991-11-18 |
Family
ID=13045593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057083A Pending JPH03257627A (ja) | 1990-03-08 | 1990-03-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736693A (ja) * | 1993-07-15 | 1995-02-07 | Nec Corp | 情報処理装置 |
| KR960024919A (ko) * | 1994-12-15 | 1996-07-20 | 리 페치 | 레지스터 캐쉬를 가진 컴퓨터 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578851A (en) * | 1980-06-18 | 1982-01-18 | Fuji Electric Co Ltd | Parallel processing system |
| JPS60186936A (ja) * | 1984-03-05 | 1985-09-24 | Hitachi Ltd | プログラマブルコントロ−ラ |
-
1990
- 1990-03-08 JP JP2057083A patent/JPH03257627A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578851A (en) * | 1980-06-18 | 1982-01-18 | Fuji Electric Co Ltd | Parallel processing system |
| JPS60186936A (ja) * | 1984-03-05 | 1985-09-24 | Hitachi Ltd | プログラマブルコントロ−ラ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736693A (ja) * | 1993-07-15 | 1995-02-07 | Nec Corp | 情報処理装置 |
| KR960024919A (ko) * | 1994-12-15 | 1996-07-20 | 리 페치 | 레지스터 캐쉬를 가진 컴퓨터 |
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