JPH0337763B2 - - Google Patents
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- JPH0337763B2 JPH0337763B2 JP59076173A JP7617384A JPH0337763B2 JP H0337763 B2 JPH0337763 B2 JP H0337763B2 JP 59076173 A JP59076173 A JP 59076173A JP 7617384 A JP7617384 A JP 7617384A JP H0337763 B2 JPH0337763 B2 JP H0337763B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- amplification stage
- supply terminal
- voltage amplification
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、高出力のモノリシツク集積回路化さ
れた演算増幅器に関する。
れた演算増幅器に関する。
高出力演算器の構成としては第１図に示すもの
が知られている。すなわち電圧増幅段１と電流増
幅段２とからなり、入力端子３，４から入力され
る信号は電圧増幅段１で増幅され、ついで電流増
幅段２により増幅されることにより出力端子５か
ら高出力として取り出すことができる。出力は接
地電位との間に接続される負荷６に入力される。
このような構成において電圧増幅段１および電流
増幅段２はそれぞれ（＋）電源端子１１，２１、
（−）電源端子１２，２２を備えている。電源端
子１１，１２に接続される電圧増幅段用電源に
は、演算増幅器の特性向上のため安定化電源が使
用されるが、電源端子２１，２２に接続される電
流増幅段用電源は容量が大きく、安定化すること
は原価高、損失増大による効率低下等の問題があ
り非安定電源を用いざるを得ない。一方、出力の
ダイナミツクレンジを狭めないため、一般には電
流増幅段２の電源電圧を電圧増幅段１の電源電圧
に比べ大きく選ぶ。従つてこの演算増幅器を一つ
の半導体チツプ内に集積回路化する場合、チツプ
基板は電流増幅段２の（−）電源端子２２に接続
することになる。しかるに電流増幅段２の電源が
非安定電源であると、電源変動により（−）電源
端子２２の電位が（−）電源端子１２の電位に比
べ＋側になることがあり、基板の電位が最低電位
でなくなるため集積回路の素子間分離ができなく
なり、集積回路として機能しなくなる。
が知られている。すなわち電圧増幅段１と電流増
幅段２とからなり、入力端子３，４から入力され
る信号は電圧増幅段１で増幅され、ついで電流増
幅段２により増幅されることにより出力端子５か
ら高出力として取り出すことができる。出力は接
地電位との間に接続される負荷６に入力される。
このような構成において電圧増幅段１および電流
増幅段２はそれぞれ（＋）電源端子１１，２１、
（−）電源端子１２，２２を備えている。電源端
子１１，１２に接続される電圧増幅段用電源に
は、演算増幅器の特性向上のため安定化電源が使
用されるが、電源端子２１，２２に接続される電
流増幅段用電源は容量が大きく、安定化すること
は原価高、損失増大による効率低下等の問題があ
り非安定電源を用いざるを得ない。一方、出力の
ダイナミツクレンジを狭めないため、一般には電
流増幅段２の電源電圧を電圧増幅段１の電源電圧
に比べ大きく選ぶ。従つてこの演算増幅器を一つ
の半導体チツプ内に集積回路化する場合、チツプ
基板は電流増幅段２の（−）電源端子２２に接続
することになる。しかるに電流増幅段２の電源が
非安定電源であると、電源変動により（−）電源
端子２２の電位が（−）電源端子１２の電位に比
べ＋側になることがあり、基板の電位が最低電位
でなくなるため集積回路の素子間分離ができなく
なり、集積回路として機能しなくなる。
本発明は、容量の大きい電力出力段電源に非安
定化電源を使用することが可能な一つのチツプ内
に集積回路化された演算増幅器を提供することを
目的とする。
定化電源を使用することが可能な一つのチツプ内
に集積回路化された演算増幅器を提供することを
目的とする。
本発明によれば、Ｐ形基板上にＮ層を有する半
導体素体中に、それぞれ電源端子を備えた電圧増
幅段および電流増幅段が集積され、入力端子から
入力される信号を電圧増幅する前記電圧増幅段は
第１の正電源端子と第１の負電源端子にそれぞれ
接続され、前記電圧増幅段の出力を受けて電流増
幅する前記電流増幅段はプツシユプル接続された
NPNトランジスタおよびPNPトランジスタから
構成され、出力端子を互いに接続される両トラン
ジスタのエミツタに、第２の正電源端子をNPN
トランジスタのコレクタに、第２の負電源端子を
PNPトランジスタのコレクタにそれぞれ接続し、
かつ前記基板に前記電圧増幅段の第１の負電源端
子を接続することにより上の目的が達成される。
導体素体中に、それぞれ電源端子を備えた電圧増
幅段および電流増幅段が集積され、入力端子から
入力される信号を電圧増幅する前記電圧増幅段は
第１の正電源端子と第１の負電源端子にそれぞれ
接続され、前記電圧増幅段の出力を受けて電流増
幅する前記電流増幅段はプツシユプル接続された
NPNトランジスタおよびPNPトランジスタから
構成され、出力端子を互いに接続される両トラン
ジスタのエミツタに、第２の正電源端子をNPN
トランジスタのコレクタに、第２の負電源端子を
PNPトランジスタのコレクタにそれぞれ接続し、
かつ前記基板に前記電圧増幅段の第１の負電源端
子を接続することにより上の目的が達成される。
第２図は本発明の一実施例を示し、第１図と共
通の部分には同一の符号が付されている。電流増
幅段はNPNトランジスタ７により（＋）出力段、
PNPトランジスタ８により（−）出力段が構成
されるプツシユプル回路で、両トランジスタの互
いに接続されたベースは電圧層幅段１の出力端子
９に接続されている。この電流増幅段および電圧
増幅段はＰ形シリコン基板上にＮ層を有する半導
体素体内に集積され、集積回路基板１０には電圧
増幅段１の（−）電源端子１２が接続されてい
る。
通の部分には同一の符号が付されている。電流増
幅段はNPNトランジスタ７により（＋）出力段、
PNPトランジスタ８により（−）出力段が構成
されるプツシユプル回路で、両トランジスタの互
いに接続されたベースは電圧層幅段１の出力端子
９に接続されている。この電流増幅段および電圧
増幅段はＰ形シリコン基板上にＮ層を有する半導
体素体内に集積され、集積回路基板１０には電圧
増幅段１の（−）電源端子１２が接続されてい
る。
第４図は第２図における集積回路のＰ形シリコ
ン基板の断面の一例を示す模式図で、Ｐ形シリコ
ン基板１０上にNPNトランジスタ７、PNPトラ
ンジスタ８及び電圧増幅段１などを形成し、電流
増幅段の（＋）の電源端子２１をNPNトランジ
スタ７のコレクタ層３０１に接続する。ここでは
コレクタ層内のコンタクト用のN+層の説明およ
び記述については省略する。電流増幅段の（−）
の電源端子２２をPNPトランジスタ８のコレク
タ層２０２に接続する。NPNトランジスタ７の
ベース層３０２とPNPトランジスタ８のベース
層２０１を互いに接続して電圧増幅段１の出力端
子９に接続し、出力端子５をNPNトランジスタ
７とPNPトランジスタ８のそれぞれのエミツタ
層３０３と２０３に接続する。電圧増幅段１の
（−）の電源端子１２は、ここでは電圧増幅段１
の出力段の一部としての、例えばNPNトランジ
スタ１００のエミツタ層１０３に接続している。
そして、Ｐ形シリコン基板１０を電圧増幅段１の
（−）の電源端子１２に接続する。
ン基板の断面の一例を示す模式図で、Ｐ形シリコ
ン基板１０上にNPNトランジスタ７、PNPトラ
ンジスタ８及び電圧増幅段１などを形成し、電流
増幅段の（＋）の電源端子２１をNPNトランジ
スタ７のコレクタ層３０１に接続する。ここでは
コレクタ層内のコンタクト用のN+層の説明およ
び記述については省略する。電流増幅段の（−）
の電源端子２２をPNPトランジスタ８のコレク
タ層２０２に接続する。NPNトランジスタ７の
ベース層３０２とPNPトランジスタ８のベース
層２０１を互いに接続して電圧増幅段１の出力端
子９に接続し、出力端子５をNPNトランジスタ
７とPNPトランジスタ８のそれぞれのエミツタ
層３０３と２０３に接続する。電圧増幅段１の
（−）の電源端子１２は、ここでは電圧増幅段１
の出力段の一部としての、例えばNPNトランジ
スタ１００のエミツタ層１０３に接続している。
そして、Ｐ形シリコン基板１０を電圧増幅段１の
（−）の電源端子１２に接続する。
このように構成することにより、電流増幅段の
（−）電源端子２２の電位が電圧増幅段１の（−）
電源端子１２より下がつた場合にも基板上のＮ層
２０１をベースとするPNPトランジスタ８のベ
ース層２０１−コレクタ層２０２間接合が逆バイ
アスとなるため、PNPトランジスタ８のベース
層２０１−基板１０間に入つている寄生ダイオー
ド１５は導通せず、PNPトランジスタ８の電気
的分離が保たれるように作用する。したがつて集
積回路としての機能を損なうことがない。また電
圧増幅段１の出力振幅は電圧増幅段１の電源電圧
を越えることがないので、電圧増幅段１の出力端
子９の電位が下がつた時でも電圧増幅段１の
（−）電源端子１２の電位よりも下がることはな
い。よつて寄生ダイオード１５は常に非導通とな
り、基板１０とＮ層２０１は電気的分離が保たれ
ている。以上のことから、PNPトランジスタ８
のコレクタ層２０１に接続される（−）電源端子
２２の電位は、電圧増幅段１の（−）電源端子１
２の電位に関係なく任意の電位をとることができ
る。従つて、NPNトランジスタ７のコレクタ層
３０１に接続される（＋）電源端子２１と（−）
電源端子２２との間に接続される電流増幅段用電
源には非安定電源を用いても支障を生じることが
ない。
（−）電源端子２２の電位が電圧増幅段１の（−）
電源端子１２より下がつた場合にも基板上のＮ層
２０１をベースとするPNPトランジスタ８のベ
ース層２０１−コレクタ層２０２間接合が逆バイ
アスとなるため、PNPトランジスタ８のベース
層２０１−基板１０間に入つている寄生ダイオー
ド１５は導通せず、PNPトランジスタ８の電気
的分離が保たれるように作用する。したがつて集
積回路としての機能を損なうことがない。また電
圧増幅段１の出力振幅は電圧増幅段１の電源電圧
を越えることがないので、電圧増幅段１の出力端
子９の電位が下がつた時でも電圧増幅段１の
（−）電源端子１２の電位よりも下がることはな
い。よつて寄生ダイオード１５は常に非導通とな
り、基板１０とＮ層２０１は電気的分離が保たれ
ている。以上のことから、PNPトランジスタ８
のコレクタ層２０１に接続される（−）電源端子
２２の電位は、電圧増幅段１の（−）電源端子１
２の電位に関係なく任意の電位をとることができ
る。従つて、NPNトランジスタ７のコレクタ層
３０１に接続される（＋）電源端子２１と（−）
電源端子２２との間に接続される電流増幅段用電
源には非安定電源を用いても支障を生じることが
ない。
第３図は別の実施例で、出力電流の増大をはか
るために電流増幅段をダーリントン接続した一実
施例であり、この場合は、第２図のNPNトラン
ジスタ７の代わりにダーリントン接続された二つ
のNPNトランジスタ７１および７２を、また第
２図のPNPトランジスタ８の代わりにPNPトラ
ンジスタとして働く逆ダーリントン接続された
PNPトランジスタ８１およびNPNトランジスタ
８２を用いたものである。
るために電流増幅段をダーリントン接続した一実
施例であり、この場合は、第２図のNPNトラン
ジスタ７の代わりにダーリントン接続された二つ
のNPNトランジスタ７１および７２を、また第
２図のPNPトランジスタ８の代わりにPNPトラ
ンジスタとして働く逆ダーリントン接続された
PNPトランジスタ８１およびNPNトランジスタ
８２を用いたものである。
第５図は第３図における集積回路のＰ形シリコ
ン基板の断面の一例を示す模式図で、第４図と共
通の部分には同一の符号が示されている。NPN
トランジスタ７１および７２を一つの分離用Ｎ層
４０１内に形成してダーリントン接続し、PNP
トランジスタ８１とNPNトランジスタ８２をそ
れぞれの分離用Ｎ層５０１，６０１内に形成して
逆ダーリントン接続をする。NPNトランジスタ
７１のベース層４０４とPNPトランジスタ８１
のベース層５０１を互いに接続すると共に電圧増
幅段１の出力端子９に接続する。NPNトランジ
スタ７２のエミツタ層４０３とPNPトランジス
タ８１のエミツタ層５０３およびNPNトランジ
スタ８２のコレクタ層６０３とをそれぞれ互いに
接続すると共に出力端子５に接続する。電流増幅
段の（＋）の電源端子２１をNPNトランジスタ
７１および７２のコレクタ層４０１に接続し、電
流増幅段の（−）電源端子２２をNPNトランジ
スタ８２のエミツタ層６０３に接続する。電圧増
幅段１の（−）の電源端子１２は、第４図と同様
に電圧増幅段１の出力部の一部としての、例えば
NPNトランジスタ１００のエミツタ層１０３に
接続している。そして、Ｐ形シリコン基板１０を
第４図と同様に電圧増幅段１の（−）の電源端子
１２に接続する。
ン基板の断面の一例を示す模式図で、第４図と共
通の部分には同一の符号が示されている。NPN
トランジスタ７１および７２を一つの分離用Ｎ層
４０１内に形成してダーリントン接続し、PNP
トランジスタ８１とNPNトランジスタ８２をそ
れぞれの分離用Ｎ層５０１，６０１内に形成して
逆ダーリントン接続をする。NPNトランジスタ
７１のベース層４０４とPNPトランジスタ８１
のベース層５０１を互いに接続すると共に電圧増
幅段１の出力端子９に接続する。NPNトランジ
スタ７２のエミツタ層４０３とPNPトランジス
タ８１のエミツタ層５０３およびNPNトランジ
スタ８２のコレクタ層６０３とをそれぞれ互いに
接続すると共に出力端子５に接続する。電流増幅
段の（＋）の電源端子２１をNPNトランジスタ
７１および７２のコレクタ層４０１に接続し、電
流増幅段の（−）電源端子２２をNPNトランジ
スタ８２のエミツタ層６０３に接続する。電圧増
幅段１の（−）の電源端子１２は、第４図と同様
に電圧増幅段１の出力部の一部としての、例えば
NPNトランジスタ１００のエミツタ層１０３に
接続している。そして、Ｐ形シリコン基板１０を
第４図と同様に電圧増幅段１の（−）の電源端子
１２に接続する。
このように構成することにより、（−）電源端
子２２の電位が（−）電源端子１２より下がつた
場合でも、第４図の場合と同様にPNPトランジ
スタ８１のベース層５０１−コレクタ層５０２間
接合で阻止されるので常に電気的分離が保たれる
ように作用する。従つて集積回路の機能を損なう
ことがない。
子２２の電位が（−）電源端子１２より下がつた
場合でも、第４図の場合と同様にPNPトランジ
スタ８１のベース層５０１−コレクタ層５０２間
接合で阻止されるので常に電気的分離が保たれる
ように作用する。従つて集積回路の機能を損なう
ことがない。
本発明は、基板としてＰ形半導体基板を用いた
チツプ内に、電圧増幅段と、NPNおよびPNPト
ランジスタのプツシユプル出力段からなる電流増
幅段とを集積し、さらに電圧増幅段の（−）電源
端子をチツプ基板に接続したので、次の効果を奏
する。
チツプ内に、電圧増幅段と、NPNおよびPNPト
ランジスタのプツシユプル出力段からなる電流増
幅段とを集積し、さらに電圧増幅段の（−）電源
端子をチツプ基板に接続したので、次の効果を奏
する。
電流増幅段用の電源に電圧変動があつても集
積化された集積素子の電気的分離が常に保持さ
れるので、集積回路としての機能を維持するこ
とができる。
積化された集積素子の電気的分離が常に保持さ
れるので、集積回路としての機能を維持するこ
とができる。
電流増幅段用の電源に非安定化電源を使用す
ることができる。これにより集積化のために大
容量の安定化電源を使用する必要がなくなつ
た。
ることができる。これにより集積化のために大
容量の安定化電源を使用する必要がなくなつ
た。
以上のように、使用上有利な集積回路化され
た演算増幅器は原価および効率面においても得
られる効果は極めて大きい。
た演算増幅器は原価および効率面においても得
られる効果は極めて大きい。
第１図は演算増幅器の基本構成図、第２図は本
発明の一実施例の構成図、第３図は別の実施例の
構成図、第４図は第２図におけるＰ形シリコン基
板の断面の一例を示す模式図、第５図は第３図に
おけるＰ形シリコン基板の断面の一例を示す模式
図である。 １：電圧増幅段、３，４：入力端子、５：出力
端子、１０：基板、１１，２１：（＋）電源端子、
１２，２２：（−）電源端子、７，７１，７２，
８２，１００：NPNトランジスタ、８，８１：
PNPトランジスタ、１０３，３０３，４０３，
６０３：Ｎ形エミツタ層、２０３，５０３：Ｐ形
エミツタ層、１０２，３０２，４０２，６０２：
Ｐ形ベース層、２０１，５０１：Ｎかたベース
層、１０１，３０１，４０１，６０１：Ｎ形コレ
クタ層、２０２，５０２：Ｐ形コレクタ層。
発明の一実施例の構成図、第３図は別の実施例の
構成図、第４図は第２図におけるＰ形シリコン基
板の断面の一例を示す模式図、第５図は第３図に
おけるＰ形シリコン基板の断面の一例を示す模式
図である。 １：電圧増幅段、３，４：入力端子、５：出力
端子、１０：基板、１１，２１：（＋）電源端子、
１２，２２：（−）電源端子、７，７１，７２，
８２，１００：NPNトランジスタ、８，８１：
PNPトランジスタ、１０３，３０３，４０３，
６０３：Ｎ形エミツタ層、２０３，５０３：Ｐ形
エミツタ層、１０２，３０２，４０２，６０２：
Ｐ形ベース層、２０１，５０１：Ｎかたベース
層、１０１，３０１，４０１，６０１：Ｎ形コレ
クタ層、２０２，５０２：Ｐ形コレクタ層。
Claims (1)
- １ Ｐ形基板上にＮ層を有する半導体素体中にそ
れぞれ電源端子を備えた電圧増幅段および電流増
幅段が集積され、入力端子から入力される信号を
電圧増幅する前記電圧増幅段は第１の正電源端子
と第１の負電源端子にそれぞれ接続され、前記電
圧増幅段の出力を電流増幅する前記電流増幅段は
プツシユプル接続されたNPNトランジスタおよ
びPNPトランジスタからなり、互いに接続され
る前記両トランジスタのエミツタに出力端子が、
前記NPNトランジスタのコレクタに第２の正電
源端子が、前記PNPトランジスタのコレクタに
第２の負電源端子がそれぞれ接続され、かつ前記
基板に前記電圧増幅段の第１の負電源端子が接続
されたことを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076173A JPS60219803A (ja) | 1984-04-16 | 1984-04-16 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076173A JPS60219803A (ja) | 1984-04-16 | 1984-04-16 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60219803A JPS60219803A (ja) | 1985-11-02 |
| JPH0337763B2 true JPH0337763B2 (ja) | 1991-06-06 |
Family
ID=13597697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59076173A Granted JPS60219803A (ja) | 1984-04-16 | 1984-04-16 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60219803A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594258B2 (ja) * | 1986-01-23 | 1997-03-26 | 松下電器産業株式会社 | 混成電力増幅装置 |
| JPH1141040A (ja) * | 1997-07-23 | 1999-02-12 | Mitsubishi Electric Corp | 差動増幅回路および負荷駆動回路 |
-
1984
- 1984-04-16 JP JP59076173A patent/JPS60219803A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60219803A (ja) | 1985-11-02 |
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