JPH0337773B2 - - Google Patents
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- Publication number
- JPH0337773B2 JPH0337773B2 JP60255926A JP25592685A JPH0337773B2 JP H0337773 B2 JPH0337773 B2 JP H0337773B2 JP 60255926 A JP60255926 A JP 60255926A JP 25592685 A JP25592685 A JP 25592685A JP H0337773 B2 JPH0337773 B2 JP H0337773B2
- Authority
- JP
- Japan
- Prior art keywords
- frame synchronization
- circuit
- output
- frame
- synchronization code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔概要〕
フレーム同期方式において、LSI化された１系
列のフレーム同期回路をｍ個使用してｍ系列のラ
ンダムデータのフレーム同期を確立する場合、本
発明においては各系列とも、ｍ個のフレーム同期
符号比較回路の出力の論理和を取つたもので、フ
レームカウンタに加えるクロツクを制御するよう
にした。この結果、フレーム同期が早く確立し、
同期確立までに失われるデータ量を減少させるこ
とができる。
列のフレーム同期回路をｍ個使用してｍ系列のラ
ンダムデータのフレーム同期を確立する場合、本
発明においては各系列とも、ｍ個のフレーム同期
符号比較回路の出力の論理和を取つたもので、フ
レームカウンタに加えるクロツクを制御するよう
にした。この結果、フレーム同期が早く確立し、
同期確立までに失われるデータ量を減少させるこ
とができる。
本発明は、LSI化された１系列のフレーム同期
回路をｍ個使用して、ｍ系列のデータのフレーム
同期を確立させるフレーム同期方式の改良に関す
るものである。
回路をｍ個使用して、ｍ系列のデータのフレーム
同期を確立させるフレーム同期方式の改良に関す
るものである。
ここで「ｍ系列のデータ」について説明する。
例えば、デイジタル無線変調方式において多値変
調方式を用いた場合、信号系列は4PSK（２系
列）、16QAM（４系列）、64QAM（６系列）、
256QAM（８系列）と、データの系列数が増加す
る。本発明における「ｍ系列」とは、このような
変調方式による系列の数を総称したものであり、
各系列はデータ部分は異なるものの、同一のフレ
ーム同期用ビツトを有している。
例えば、デイジタル無線変調方式において多値変
調方式を用いた場合、信号系列は4PSK（２系
列）、16QAM（４系列）、64QAM（６系列）、
256QAM（８系列）と、データの系列数が増加す
る。本発明における「ｍ系列」とは、このような
変調方式による系列の数を総称したものであり、
各系列はデータ部分は異なるものの、同一のフレ
ーム同期用ビツトを有している。
さて最近、装置の小型化等の為に回路のLSI化
が進められているが、LSI化に際しては多額の開
発費を必要とする為、出来るだけ汎用性がある様
にすることが多い。そこで、フレーム同期回路も
１系列の回路のみをLSI化し、ｍ系列の場合はこ
れをｍ個使用する様にして汎用性を持たせる場合
がある。この場合、フレーム同期が確立するまで
に失われるデータの量をできるだけ少なくする様
な方式が要望されている。
が進められているが、LSI化に際しては多額の開
発費を必要とする為、出来るだけ汎用性がある様
にすることが多い。そこで、フレーム同期回路も
１系列の回路のみをLSI化し、ｍ系列の場合はこ
れをｍ個使用する様にして汎用性を持たせる場合
がある。この場合、フレーム同期が確立するまで
に失われるデータの量をできるだけ少なくする様
な方式が要望されている。
第３図は従来例のブロツク図、第４図は第３図
の動作説明図で、左側の数字は第３図の同じ数字
の部分の波形を、第５図は第３図のｍ系列接続図
をそれぞれ示す。尚、第５図中の４はフレーム同
期回路部を示す。
の動作説明図で、左側の数字は第３図の同じ数字
の部分の波形を、第５図は第３図のｍ系列接続図
をそれぞれ示す。尚、第５図中の４はフレーム同
期回路部を示す。
そこで、第４図を参照して第３図の動作を説明
する。
する。
第３図において、入力したランダムデータがフ
レーム同期符号比較回路１の中の排他的論理和回
路（以下EX−OR回路と省略する）１１に加え
られる。
レーム同期符号比較回路１の中の排他的論理和回
路（以下EX−OR回路と省略する）１１に加え
られる。
ここで、このデータのフオーマツトは第４図ａ
又はｂのに示す様に、フレーム同期符号（例え
ば、Ｆ１〜Ｆ７で示し101…０とする）がデータ
の中に離散的に挿入され、各フレーム同期符号の
間にはｎビツトのデータが入つているとする。
又はｂのに示す様に、フレーム同期符号（例え
ば、Ｆ１〜Ｆ７で示し101…０とする）がデータ
の中に離散的に挿入され、各フレーム同期符号の
間にはｎビツトのデータが入つているとする。
一方、フレーム同期符号発生回路２の中のフレ
ームカウンタ２１は入力するクロツクをカウント
し、第４図ａ又はｂのに示す様な出力を論理積
回路（以下アンド回路と云う）１２とフレーム同
期符号発生器２２に加え、後者から第４図ａ又は
ｂのに示す出力もEX−OR回路１１に加えら
れる。
ームカウンタ２１は入力するクロツクをカウント
し、第４図ａ又はｂのに示す様な出力を論理積
回路（以下アンド回路と云う）１２とフレーム同
期符号発生器２２に加え、後者から第４図ａ又は
ｂのに示す出力もEX−OR回路１１に加えら
れる。
そこで、データとフレーム同期符号はEX−
OR回路１１でEX−ORが取られ、その出力がア
ンド回路１２に加えられ、（ｎ＋１）ビツトの周
期の比較結果のみが取出される（第４図ａ又はｂ
の、参照）。
OR回路１１でEX−ORが取られ、その出力がア
ンド回路１２に加えられ、（ｎ＋１）ビツトの周
期の比較結果のみが取出される（第４図ａ又はｂ
の、参照）。
即ち、フレーム同期符号節制器２２の出力が第
４図ａのに示すような波形の時には、EX−
OR回路１１において比較結果が一致した場合で
あり、EX−OR回路１１からは第４図ａのに
示すようなフレームビツトのタイミングで０を出
力する。このEX−OR回路の出力と第４図ａの
に示すフレームカウンタ２１の出力を、アンド
回路１２に加えることにより、アンド回路１２か
らは第４図ａのに示すように０を出力する。こ
のアンド回路１２の出力をクロツクとともに論理
和回路（以下オア回路と云う）３に加えると、オ
ア回路３からは第４図ａのに示すように、クロ
ツクがそのまま出力される。
４図ａのに示すような波形の時には、EX−
OR回路１１において比較結果が一致した場合で
あり、EX−OR回路１１からは第４図ａのに
示すようなフレームビツトのタイミングで０を出
力する。このEX−OR回路の出力と第４図ａの
に示すフレームカウンタ２１の出力を、アンド
回路１２に加えることにより、アンド回路１２か
らは第４図ａのに示すように０を出力する。こ
のアンド回路１２の出力をクロツクとともに論理
和回路（以下オア回路と云う）３に加えると、オ
ア回路３からは第４図ａのに示すように、クロ
ツクがそのまま出力される。
又、EX−OR回路１１における比較結果が不
一致の時には、第４図ｂのに示すように１がク
ロツクとともにオア回路３に加えられるので、第
４図ｂのに示すようにクロツクが１ビツト禁止
され、フレームカウンタ２１は歩進（カウントア
ツプ）を１つ止め、ｎビツトの周期の比較結果が
取り出される。これをフレーム同期が確立するま
で続ける。
一致の時には、第４図ｂのに示すように１がク
ロツクとともにオア回路３に加えられるので、第
４図ｂのに示すようにクロツクが１ビツト禁止
され、フレームカウンタ２１は歩進（カウントア
ツプ）を１つ止め、ｎビツトの周期の比較結果が
取り出される。これをフレーム同期が確立するま
で続ける。
次に、第３図の回路をLSI化し、これをｍ系列
のフレーム同期回路に使用する場合は、第５図に
示す様な構成になる。即ち、LSI化されたフレー
ム同期回路をｍ個（４１〜４ｍ）用意して、各系
列のフレーム同期をそれぞれ独立に確立させる。
のフレーム同期回路に使用する場合は、第５図に
示す様な構成になる。即ち、LSI化されたフレー
ム同期回路をｍ個（４１〜４ｍ）用意して、各系
列のフレーム同期をそれぞれ独立に確立させる。
この時、最悪平均フレーム同期時間Ｔは公知の
様に Ｔ＝〓１＋［｛(n+1)Ｍ−１｝／Ｍ］・｛(1-P) ／Ｐ｝〓・〔（ｎ＋１）Ｍ／ｆ〕 となる。
様に Ｔ＝〓１＋［｛(n+1)Ｍ−１｝／Ｍ］・｛(1-P) ／Ｐ｝〓・〔（ｎ＋１）Ｍ／ｆ〕 となる。
尚、Ｐはランダムデータを誤りと認め１ビツト
シフトする確率（遷移確率）で、１系列の場合は
Ｐ＝1/2であるから、 T1＝〔１＋｛（ｎ＋１）Ｍ−１｝／Ｍ〕 ・〔（ｎ＋１）Ｍ／ｆ〕 (1) となる。
シフトする確率（遷移確率）で、１系列の場合は
Ｐ＝1/2であるから、 T1＝〔１＋｛（ｎ＋１）Ｍ−１｝／Ｍ〕 ・〔（ｎ＋１）Ｍ／ｆ〕 (1) となる。
ここで、最悪平均フレーム同期時間は、例えば
第４図−のＦ１の同期を確立するのにＦ１の右
側の次の符号から同期を取り始め、次のＦ１で同
期が確立したときの時間、ｎは相隣るフレーム同
期符号間のビツト数、Ｍはマルチフレーム数（上
記の場合は７）、ｆは１系列のビツトレイトを示
す。
第４図−のＦ１の同期を確立するのにＦ１の右
側の次の符号から同期を取り始め、次のＦ１で同
期が確立したときの時間、ｎは相隣るフレーム同
期符号間のビツト数、Ｍはマルチフレーム数（上
記の場合は７）、ｆは１系列のビツトレイトを示
す。
そこで、ｍ系列の場合の伝送容量はｍ倍となる
ので、Ｔ・ｍ・ｆビツトだけデータが失われる可
能性がある。
ので、Ｔ・ｍ・ｆビツトだけデータが失われる可
能性がある。
即ち、系列数が増える程、伝送容量が増え、そ
れに対応して失われるデータ数も増えると云う問
題点がある。
れに対応して失われるデータ数も増えると云う問
題点がある。
上記の問題点は、フレーム同期符号比較回路の
出力をｍ分配して（ｍ−１）個のフレーム同期回
路に送出すると共に、残りの部分と（ｍ−１）個
のフレーム同期符号比較回路の出力との論理和を
取る論理和回路５を付加し、該論理和回路の出力
でクロツクを制御するフレーム同期方式により解
決される。
出力をｍ分配して（ｍ−１）個のフレーム同期回
路に送出すると共に、残りの部分と（ｍ−１）個
のフレーム同期符号比較回路の出力との論理和を
取る論理和回路５を付加し、該論理和回路の出力
でクロツクを制御するフレーム同期方式により解
決される。
本発明は、ランダムデータをフレームパルスと
誤る確立（滞留確率）を減らし遷移確率を増やす
為に、ｍ個のフレーム同期符号比較回路１の出力
をオア回路５に加えてオアを取る様にした。
誤る確立（滞留確率）を減らし遷移確率を増やす
為に、ｍ個のフレーム同期符号比較回路１の出力
をオア回路５に加えてオアを取る様にした。
例えば、ランダムデータをフレームパルスの誤
る確立（滞留確率）は、１系列の場合は1/2であ
るが、２系列では（1/2）2、ｍ系列では（1/2）mと
なり１系列の場合に比較して減少する。
る確立（滞留確率）は、１系列の場合は1/2であ
るが、２系列では（1/2）2、ｍ系列では（1/2）mと
なり１系列の場合に比較して減少する。
そこで、オア回路５の出力でフレームカウンタ
２１に加えられるクロツクを制御すると、誤つた
オア回路の出力でクロツクが禁止される回数が増
えるので、フレーム同期の確率する時間が早くな
り、これに伴つてフレーム同期までに失われるデ
ータ量が減少する。
２１に加えられるクロツクを制御すると、誤つた
オア回路の出力でクロツクが禁止される回数が増
えるので、フレーム同期の確率する時間が早くな
り、これに伴つてフレーム同期までに失われるデ
ータ量が減少する。
第１図は本発明の実施例のブロツク図、第２図
は第１図のｍ系列接続図を示す。
は第１図のｍ系列接続図を示す。
尚、全図を通じて同一符号は同一対象物を示
し、一点鎖線の部分が本発明の実施例で付加され
た部分で、６はフレーム同期回路部を示す。
し、一点鎖線の部分が本発明の実施例で付加され
た部分で、６はフレーム同期回路部を示す。
第１図に示す様に、ｍ個のフレーム同期符号比
較回路の出力を、それぞれの系列のオア回路５に
加えてオアを取る様にしたので、入力するランダ
ム符号をフレーム符号と誤る確率の少ない出力、
即ち、より確実性を増した出力が得られる。
較回路の出力を、それぞれの系列のオア回路５に
加えてオアを取る様にしたので、入力するランダ
ム符号をフレーム符号と誤る確率の少ない出力、
即ち、より確実性を増した出力が得られる。
そこで、この出力をオア回路３に加えてクロツ
クを制御する様にしたので、クロツクを禁止する
回数が増大し、フレーム同期が確率する時間が早
くなる。
クを制御する様にしたので、クロツクを禁止する
回数が増大し、フレーム同期が確率する時間が早
くなる。
この場合、ｍ系列全部のフレーム誤りパルスが
歩進を止めるので、滞留確率が（1/2）、遷移確率
Ｐは１−（1/2）となり、最悪平均フレーム同期時
間Tmは下記の様になる。
歩進を止めるので、滞留確率が（1/2）、遷移確率
Ｐは１−（1/2）となり、最悪平均フレーム同期時
間Tmは下記の様になる。
Tm＝〓１＋［｛（ｎ＋１）Ｍ−１｝／Ｍ］・
｛１／（2m−１）｝〓・〔(n+1)Ｍ／ｆ〕 (2)
となる。ここで、
Ａ＝（ｎ＋１）Ｍ／ｆ、
Ｂ＝〔｛（ｎ＋１）Ｍ−１｝／Ｍ〕Ａ＝〔（ｎ−１）
−（１／Ｍ）〕Ａとおくと、(1)、(2)式は次の様にな
る。
−（１／Ｍ）〕Ａとおくと、(1)、(2)式は次の様にな
る。
Ｔ＝Ａ＋Ｂ
Tm＝Ａ＋〔１／（2m−１）〕Ｂ
通常はｎは数10ビツト、Ｍは数ビツトとなるの
でＡ〓Ｂであり、Tmはｍが大きい程Ａに近ず
く。
でＡ〓Ｂであり、Tmはｍが大きい程Ａに近ず
く。
尚、ｎ、Ｍ、ｆの定義は従来例と同じである。
第２図は第１図をLSI化してｍ系列のフレーム
同期をとる場合のフレーム同期回路６１〜６ｍの
接続図を示すが、フレーム同期符号比較回路の出
力が他系列のフレーム同期回路に送られるので、
各LSI間を結ぶ配線が必要となる。
同期をとる場合のフレーム同期回路６１〜６ｍの
接続図を示すが、フレーム同期符号比較回路の出
力が他系列のフレーム同期回路に送られるので、
各LSI間を結ぶ配線が必要となる。
これにより、フレーム同期の確率が早くなるの
で、消失するデータ数が少なくなる。
で、消失するデータ数が少なくなる。
以上詳細に説明した様に、フレーム同期の確率
が早くなつて、データの消失が少なくなると云う
効果がある。
が早くなつて、データの消失が少なくなると云う
効果がある。
第１図は本発明の実施例のブロツク図、第２図
は第１図のｍ系列接続図、第３図は従来例のブロ
ツク図、第４図は第３図の動作説明図、第５図は
第３図のｍ系列接続図を示す。 図において、１はフレーム同期符号比較回路、
２はフレーム同期符号発生回路、３は論理和回
路、５は論理和回路を示す。
は第１図のｍ系列接続図、第３図は従来例のブロ
ツク図、第４図は第３図の動作説明図、第５図は
第３図のｍ系列接続図を示す。 図において、１はフレーム同期符号比較回路、
２はフレーム同期符号発生回路、３は論理和回
路、５は論理和回路を示す。
Claims (1)
- 【特許請求の範囲】 １ フレームカウンタ２１と該フレームカウンタ
の出力でフレーム同期符号を発生するフレーム同
期符号発生器２２とからなるフレーム同期符号発
生回路２と、 フレーム同期符号が離散して挿入されたデータ
と該フレーム同期符号発生回路の出力とを比較す
るフレーム同期符号比較回路１と、 該フレーム同期符号比較回路の出力で該フレー
ムカウンタに加えられるクロツクを制御する論理
和回路３とから構成されたフレーム同期回路をｍ
個使用してｍ系列のデータのフレーム同期を確立
する際に、 該フレーム同期符号比較回路の出力をｍ分配し
て（ｍ−１）個のフレーム同期回路に送出すると
共に、残りの部分と（ｍ−１）個のフレーム同期
符号比較回路の出力との論理和を取る論理和回路
５を付加し、該論理和回路の出力で該クロツクを
制御する様にしたことを特徴とするフレーム同期
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255926A JPS62116036A (ja) | 1985-11-15 | 1985-11-15 | フレ−ム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255926A JPS62116036A (ja) | 1985-11-15 | 1985-11-15 | フレ−ム同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62116036A JPS62116036A (ja) | 1987-05-27 |
| JPH0337773B2 true JPH0337773B2 (ja) | 1991-06-06 |
Family
ID=17285490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255926A Granted JPS62116036A (ja) | 1985-11-15 | 1985-11-15 | フレ−ム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62116036A (ja) |
-
1985
- 1985-11-15 JP JP60255926A patent/JPS62116036A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62116036A (ja) | 1987-05-27 |
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