JPS619057A - ゼロ插入回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、並列データ信号をＨＤＬＣ伝送手順に準拠し
た方式で直列伝送データ信号にして伝送する際にゼロ挿
入の信号処理を行なうゼロ挿入口　　路に関するもので
ある。

従来例の構成とその問題点 マイクロコンピュータなどのメモリ等に格納されるデー
タを、ＨＤＬＣ伝送手順に準拠して、直列データ信号と
して伝送する場合、フラグとデータ部分とを誤りなく受
信側で認識できるように。

フラグ以外では５ビット以上連続同一ハイレベルとなる
時、次の１ビツトにはデータ信号に存在しないゼロを挿
入する必要がある。

従来、ゼロ挿入は、ソフト処理として、５ビツト以上連
続同一ハイレベルのデータがある時、次にデータに存在
しないゼロを挿入する処理をマイクロコンピュータ等の
計算処理で行い、直列データ信号として伝送する方法が
とられている。通常、マイクロコンピュータは他のプロ
グラム処理も同時に並行して行っている。このため、並
列処理するプログラムのマイクロコンピュータの占有時
間は短いほど望ましく、上記のような処理を行なうプロ
グラムでは、必然的に占有時間の増加をまねき、プログ
ラム処理速度を遅くするという問題点を有する。

次に、ハードウェア処理の従来例について第１図を用い
て説明する６第１図は並列データ信号を７　　　　　　
　ハードウェア処理する従来のゼロ挿入回路の回路図で
、（１）は並列入力直列出力変換素子であり。

伝送されてくる並列データ信号（ａ）を、クロック信号
（ｂ）を受けるごとにシフトして直列データ信号（Ｃ）
に変換する。（２）はカウンタ回路で、クロック信号（
ｂ）をある数（この場合８回）だけカウントするごとに
パルス信号（ｄ）を発生し、並列入力直列出力変換素子
（１）にロード信号として、またゼロ挿入の可否を制御
する後述のＤフリップフロップ（６）にクロック信号と
して、各々供給する。

（３）は直列入力並列シフトレジスタで、並列入力直列
出力変換素子（１）による直列データ信号（ｃ）を入力
とし、クロック信号（ｂ）を受けるごとに入力をシフト
して並列データ（ｅ工）〜（ｅ５）として出力し、ゲー
ト回路（４）に供給する。（５）はＪ−にフリップフロ
ップで、ゲート回路（４）の出力（ｆ）を入力とし、出
力（ｇ）は、直列入力並列シフトレジスタ（３）にクリ
ア信号として、またゲート回路（７）に入力信号として
供給する。（６）はゼロ挿入の可否を制御するＤフリッ
プフロップで、カウンタ回路（２）の出力信号であるパ
ルス信号（ｄ）をクロック信号とし、並列入力直列出力
変換素子（１）へのロード信号の　　　　　　　シタイ
ミングと同時に、ゼロ挿入の可否の制御信号（ｈ）を入
力信号としてラッチし、ゼロ挿入可否の信号（ｉ）とし
て、Ｊ−にフリップフロップ（５）の出力（ｇ）ととも
にゲート回路（７）に供給する。前記ゲート回路（７）
の出力信号（ｊ）は、並列入力直列出力変換素子（１）
にインバータ（８）を介してクロックインヒピット信号
として、またカウンタ回路（２）にイネーブル信号とし
て、またゲート回路（９）にゼロレベル入力信号として
それぞれ供給される。同時に、前記ゲート回路（９）に
並列入力直列出力変換素子（１）による直列データ信号
（Ｃ）と共に入力し、直列伝送データ信号（ｋ）を得る
。

カウンタ回路（２）の出力信号であるパルス信号（ｄ）
を外部への出力とし、同時に並列データ信号（ａ）が並
列入力直列出力変換素子（１）に伝送され、直列データ
信号（、）として出力される。直列データ信号（ｃ）が
５ビツト以上連続同一ハイレベルとなる時、直列入力並
列シフトレジスタ（３）による並列データ（ｅｌ）〜（
ｅ、）には、最新クロックから５クロック前の出力まで
すべてハイレベルで出力され、ゲート回路（４）の出力
（ｆ）はハイレベルの信号として出力され葛。Ｊ−にフ
リップフロップ（５）は、前記ハイレベルの信号である
出力（ｆ）を入力とし、クロック信号（ｂ）を受け、パ
ルス信号を出力（ｇ）として出力する。ゼロ挿入の可否
の制御信号（ｈ）が可レベルの信号の時、前記パルス信
号である出力（ｇ）とゼロ挿入の可否を制御するＤフリ
ップフロップ（６）からの信号（ｉ）とを入力としたゲ
ート回路（７）は、パルス信号である出力信号（ｊ）を
出力する。この出力信号（ｊ）をインバータ（８）を介
して並列入力直列出力変換素子（１）に供給してシフト
動作を１クロック分だけ停止させ、同時に前記出力信号
（ｊ）をカウンタ回路（２）に供給してカウント動作を
１クロック分停止させ、ゼロを挿入する時間分だけロー
ド信号としてのパルス信号（ｄ）を遅延させ、さらに同
時に・直列データ信号（ｃ）と共にゲート回路（９）に
供給してその出力をゼロレベルにすることにより、並列
データ信号（、）に存在しないゼロを挿入する。ゼロ挿
入の可否の制御信号（ｈ）が否レベルの信号の時、ゲー
ト回路（７）の出力信号（ｊ）がパルス信号として出力
されず、ゼロ挿入が行われない。以上のような動作によ
り、並列データ信号（ａ）を直列伝送データ信号（ｋ）
にして伝送する際、５ビット以上連続同一ハイレベルと
なる場合に、並列データ信号（ａ）に存在しないゼロを
挿入する。

しかしながらこのような従来回路では、直列データ信号
（ｃ）を直列入力並列シフトレジスタ（３）で並列デー
タ（ｅｌ）〜（ｅ、）として出力するので、これらを入
力とするゲート回路（４）、このゲート回路（４）の出
力を入力とするＪ−にフリップフロップ（５）、このＪ
−にフリップフロップ（５）の出力を入力とするゲート
回路（７）、このゲート回路（７）の出力を入力とする
ゲート回路（９）など、ゲート構成の回路が多数必要と
なり、ハードウェア量が多いという問題点を有していた
。

発明の目的 本発明は上記従来の欠点を解消するもので、回路構成が
簡単で安価に製造できるゼロ挿入回路を８　　　　　　
　　提供することを目的とする。

発明の構成 上記目的を達成するため、本考案のゼロ挿入回路は、ク
ロック信号が入力される毎に並列データ信号を直列デー
タ信号に変換する並列入力直列出力変換素子と、前記ク
ロック信号をカウントしかつ出力信号を前記並列入力直
列出力変換素子にロード信号として供給するカウンタ回
路と、このカウンタ回路の出力信号をクロックとして前
記並列入力直列出力変換素子へのロードのタイミングと
同時にゼロ挿入可否の制御信号をラッチするＤフリップ
フロップと、前記クロック信号が入力される毎に前記並
列入力直列出力変換素子からの直列データ信号をシフト
して並列データに変換しかつその並列データのうちの５
クロック前の出力データを前記カウンタ回路に供給する
直列入力並列シフトレジスタと、この直列入力並列シフ
ートレジスタの並列データのうちの最新クロック及び６
クロック前の出力データと前記Ｄフリップフロップの出
力とが入力されて前記直列入力並列シフトレジと スタにクリア信号を出力するゲート回路と・前記　　　
　　　　（テ直列入力並列シフトレジスタの並列データ
のうちの５クロック前の出力データと前記並列入力直列
出力変換素子からの直列データ信号とが入力されて直列
伝送データ信号を出力する出力ゲート回路とを備えた構
成としたものである。

すなわち本発明は、並列データ信号を直列伝送データ信
号に変換するに際して、まず並列データ信号を並列入力
直列出力変換素子に入力して直列データ信号に変換して
出力ゲート回路により伝送するとともに、一方では、こ
の出力を直列入力並列シフトレジスタに入力し、５ビッ
ト以上連続して同一ハイレベルを入力した時、直列入力
並列シフトレジスタからパルス信号が出力され、このパ
ルス信号を並列入力直列出力変換素子に供給し、このパ
ルス信号により並列入力直列出力変換素子のシフト動作
を１クロック分だけ停止させ、同時に前記パルス信号を
カウンタ回路に供給し、１クロック分だけカウント動作
を停止させてゼロを挿入する時間分だけロード信号を遅
延させ、あわせて出力ゲート回路の信号をゼロにするこ
とにより、並列データ信号に存在しないゼロを挿入して
伝送するようにしたものであり、従来回路と比較して回
路構成を簡略化できる。

実施例の説明 以下、本発明の一実施例について、図面に基づいて説明
する。

第２図は本発明の一実施例におけるゼロ挿入回路の回路
ブロック図で、第１図に示す構成要素と同一の構成要素
には同一の符号を付してその説明を省略する。

（１）は並列入力直列出力変換素子、（２）はカウンタ
回路、（３）は直列入力並列シフトレジスタ、（６）は
ゼロ挿入の可否を制御するＤフリップフロップで、これ
らは第１図に示す従来例と同様である。

前記直列入力並列シフトレジスタ（３）は前記並列入力
直列出力変換素子（１）による直列データ信号（Ｑ）を
入力として並列データを出力する。前記並列データのう
ち、最新クロックの出力データ（氾）と６クロック前の
出力データ（、）をインバータ（１２）により反転した
信号とをゲート回路（１０）に供給する。前記Ｄフリッ
プフロップ（６）にゼロ挿入の可否の制御信号（ｈ）を
入力し、前記カウンタ回路（２）の出力であるパルス信
号（ｄ）をクロック信号としてラッチした出力信号をゼ
ロ挿入可否の信号（ｉ）としてゲート回路（１０）に供
給する６前記ゲ一ト回路（１０）の出力信号（ｎ）をク
リア信号として、直列入力並列シフトレジスタ（３）に
供給する。前記並列データのうち、５クロック前の出力
データ（Ｏ）を、並列入力直列出力変換素子（１）にク
ロックインヒピット信号として、またカウンタ回路（２
）にインバータ（１３）を介してイネーブル信号として
供給する。同時に直列データ信号（ｃ）と共に５クロッ
ク前の出力データ（０）をインバータ（１３）を介して
ゲート回路（１１）に供給し、直列伝送データ信号（ｐ
）として出力する。

次に動作を説明する。カウンタ回路（２）の出力である
パルス信号（ｄ）を外部への出力とし、と同時に並列デ
ータ信号（、）が並列入力直列出力変換素子（１）に伝
送され、直列データ信号（ｃ）として出′　　　　　　
　カされる。その時、直列データ信号（ｃ）として５ビ
ット以上連続同一ハイレベルを出力し、ゼロ挿入の可否
の制御信号（ｈ）が可レベルの信号の場合、直列入力並
列シフトレジスタ（３）による並列データのうち５クロ
ック前のレベルを示す出力データ（ｏ）よりパルス信号
を出力する。このパルス信号は並列入力直列出力変換素
子（１）に供給され、並列入力直列出力変換素子（１）
のクロック信号（ｂ）によるシフト動作を１クロック分
だけ停止させ、同時に前記パルス信号はインバータ（１
３）を介してカウンタ回路（２）に供給され、カウント
動作を１クロック分停止させ、ゼロを挿入する時間分だ
けロード信号としてのパルス信号（ｄ）を遅延させる。

また前記インバータ（１３）を通ったパルス信号は。

さらに直列データ信号（ｃ）と共にゲート回路（１１）
に供給され、その出力をゼロレベルにすることにより、
直列データ信号（Ｃ）に、並列データ信号（ａ）に存在
しないゼロが挿入され、直列伝送データ信号（ｐ）とし
て出力される６ゼロ挿入の可否の制御信号（ｈ）が否レ
ベルの信号の時、あるいは直列デ−“信″（ｃ）ｉ５″
″・８未満０連続同一パイ″・ｉルあるいはゼロレベル
を伝送する時、直列入力並列シフトレジスタ（３）にゲ
ート回路（１０）の出力信号（ｎ）であるクリア信号が
入力されてクリアされ、ゼロ挿入の信号である並列デー
タのうち出力データ（０）にパルス信号が出力されず、
ゼロ挿入が行われない。

以上のような動作により、並列データ信号（ａ）を直列
伝送データ信号（ｐ）に変換する際、５ビット以上連続
して同一ハイレベルとなった後に、データに存在しない
ゼロを挿入することができる。

第３図に第１図及び第２図に示す回路の各部信号波形を
示す。なお第３図において、並列データの破線部分は（
ｅ、）（ｅ、）（ｅ、）（ｅ、）（ａ、）の時のみ含め
る。またゼロレベル信号の破線部分は（ｇ）の時のみ含
める。

発明の詳細 な説明したように本発明によれば、並列データ信号をＨ
ＤＬＣ伝送手順に準拠して直列伝送データ信号として伝
送する際、５ビット以上連続して同一ハイレベルとなっ
てゼ、口を挿入する時に。

従来回路と比較して、より簡単な回路でゼロ挿入回路が
実現できる。また、データを送り出す側のマイクロコン
ピュータなどでの処理プログラムも容易になり、処理速
度を向上させることができる。

【図面の簡単な説明】

第１図は従来のゼロ挿入回路の回路ブロック図。 第２図は本発明の一実施例におけるゼロ挿入回路の回路
ブロック図、第３図は第１図及び第２図に示す回路の各
部信号波形図である。 （１）・・・並列入力直列出力変換素子、（２）・・・
カウンタ回路、（３）・・・直列入力並列シフトレジス
タ、（６）・・・Ｄフリップフロップ、（１０）　（１
１）・・・ゲート回路。

Claims (1)

【特許請求の範囲】
1. １、クロック信号が入力される毎に並列データ信号を直
   列データ信号に変換する並列入力直列出力変換素子と、
   前記クロック信号をカウントしかつ出力信号を前記並列
   入力直列出力変換素子にロード信号として供給するカウ
   ンタ回路と、このカウンタ回路の出力信号をクロックと
   して前記並列入力直列出力変換素子へのロードのタイミ
   ングと同時にゼロ挿入可否の制御信号をラッチするＤフ
   リップフロップと、前記クロック信号が入力される毎に
   前記並列入力直列出力変換素子からの直列データ信号を
   シフトして並列データに変換しかつその並列データのう
   ちの５クロック前の出力データを前記カウンタ回路に供
   給する直列入力並列シフトレジスタと、この直列入力並
   列シフトレジスタの並列データのうちの最新クロック及
   び６クロック前の出力データと前記Ｄフリップフロップ
   の出力とが入力されて前記直列入力並列シフトレジスタ
   にクリア信号を出力するゲート回路と、前記直列入力並
   列シフトレジスタの並列データのうちの５クロック前の
   出力データと前記並列入力直列出力変換素子からの直列
   データ信号とが入力されて直列伝送データ信号を出力す
   る出力ゲート回路とを備えたゼロ挿入回路。