JPH0338044A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0338044A
JPH0338044A JP1173559A JP17355989A JPH0338044A JP H0338044 A JPH0338044 A JP H0338044A JP 1173559 A JP1173559 A JP 1173559A JP 17355989 A JP17355989 A JP 17355989A JP H0338044 A JPH0338044 A JP H0338044A
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substrate
heat treatment
main surface
region
ion
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Souichi Nadahara
壮一 灘原
Yoshiko Niki
仁木　由子
Masaharu Watanabe
正晴 渡辺
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Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ゲッタリング技術を利用して各種特性の改善
をはかった半導体装置の製造方法に関する。
（従来の技術） 半導体装置の製造工程中に導入される不純物（特に重金
属）汚染は、自由電子（正孔）のトラップ、放出の中心
を形成し、ｐｎ接合のリークの原因となり、半導体装置
の電気的特性を劣化させる。例えば、ＭＯ８半導体素子
においては、重金属によるリーク電流が相互コンダクタ
ンス低下等を引き起こし、歩留り低下の原因となる。ま
た、最近の半導体集積回路の素子数の増加、それに伴う
半導体集積回路の素子寸法の減少を考えると、上記の重
金属汚染は微量であっても素子特性や集積回路の歩留り
に大きな影響を与える。
従来、このような汚染を防止する方法として、半導体基
板の裏面に機械的損傷を与えたり高濃度の不純物を導入
し、これに汚染重金属を吸収する方法（ゲッタリング法
）が用いられている。
しかし、このような裏面処理は、表面からの汚染を防ぐ
ために余分の工程を必要とする、或いは高温熱工程を長
時間必要とし超微細構造のデバイスを形成する上では不
都合なことが多い。
さらに、このような裏面処理は製造工程の初期に行われ
るために、多数の熱処理工程を経るうちに効果が半減し
てしまう問題がある。
一方、半導体メモリにおいては、α線等により発生した
過剰なキャリアによるソフトエラーが問題となる。ソフ
トエラーは、８４にダイナミックＲＡＭ以降に問題視さ
れており、スタティックＲＡＭにおいても高抵抗負荷型
セルを用いたものでは同様に深刻な問題である。
ソフトエラーの発生メカニズムは、次の通りである。パ
ッケージ材中に含まれる微量のＵ。
Ｔｈの放射線崩壊によりα線がＬａｌされるが、このα
線はＬＳＩチップ内へ侵入する。Ｆｖｌ　０　Ｓ型のダ
イナミックＲＡＭは電荷蓄積ウェル内の少数キャリア電
荷の有無でデータを蓄積している。電荷の有無を区別す
る電荷数を臨界定行というが、この量は素子寸法や電源
電圧に依存し、高集積化に伴い減少する傾向にある。α
線がＳｔ基板に侵入することにより電子、正孔対が発生
する。発生した過剰電子又は過剰正孔がＳｉ基板内を拡
散して電荷＃ｒ積ウつル内に蓄積された電化を減少させ
、蓄積電荷が臨界電荷以下になると情報の反転、即ちソ
フトエラーが発生する。このソフトエラーは、メモリセ
ル部でのエラーの他、セルデータを読出すセンスアンプ
、両者をつなぐビット線でも起こる。
なお、ソフトエラーは空乏層が広がっている状態にα線
が侵入し、電子、正孔対を発生することにより空乏状態
が蓄積状態に変化することに起因する一時的誤動作であ
るので、空乏状態を回路ノードとして利用するデジタル
デバイスであればバイポーラ、ＭＯＳ或いはダイナミッ
ク、スタティックによらず、ソフトエラーの可能性があ
る。
ソフトエラーの防止策としては、パッケージ材中のＵ、
Ｔｈ等の不純物を低減する、臨界電荷を増やしてビット
数、センスアンプの感度を威らす回路設計を行う、また
チップ表面に厚い樹脂をコートしてα線のチップへの侵
入を防止する等が実施されている。現実的には、パッシ
ベーションの終えたデバイスチップ上にポリイミド等の
遮蔽材を設ければ、樹脂内部或いはパッケージ外部から
のα線の侵入は最小限に抑えることができる。しかし、
チップ上に存庄する例えばＡＩや高融点金属中にもＵ、
Ｔｈ等が含まれている可能性もあり、またポリイミドの
塗布は新たに樹脂パッケージ封入技術上の問題が発生す
る虞れもあるので、チップそのものがソフトエラーに強
くなることが望ましい。
また、ダイナミックＲＡ　Ｍ同様、スタティックＲＡＭ
においても記憶ノードの情報電荷量は少ないため、α線
の侵入による記憶ノードへの注入は記憶破壊に至ること
がある。特に、記憶ノード部のｎ＋層をα線がヒツトし
た場合、ファンネリング現象により発生したキャリアが
α線の軌跡に沿って逆流し、記憶ノードに効率良く吸収
されてしまい、ソフトエラーが発生する。
（発明が解決しようとする課題） このように従来、半導体基板の裏面側にゲッタリングサ
イトを形成する方法では、表面からの汚染を防ぐために
余分の工程を行わなければならない。また、素子工程の
初期にゲッタリングサイトを形成するために多数の熱処
理工程を経るうちにゲッタリング能力が落ちてくる問題
がある。また、これらのゲッタリングのためのプロセス
は高温熱処理を伴うことが多く、超微細構造のデバイス
を形成しようとする上で不都合なことが多い。
また、半導体メモリにおいては、α線等の飛来により過
剰なキャリアが発生し、これによりソフトエラーが発生
する問題があった。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、余分の工程、高温熱処理を必要とせ
ず、素子に十分近い領域にゲッタリングサイトを形成す
ることができ、半導体素子の製造歩留り向上等に寄与し
得る半導体装置の製造方法を提供することにある。
また、本発明の他の目的は、α線等により発生した過剰
なキャリアを素子領域とは別の領域でトラップすること
ができ、ソフトエラーに対する耐性の向上をはかり得、
半導体メモリ素子等の製造歩留り向上及び信頼性向上等
をはかり得る半導体装置の製造方法を提供することにあ
る。
Ｃ発明の構成コ （課題を解決するための手段） 本発明の骨子は、半導体基板上に形成されるｐｎ接合よ
り深い領域で且つ空乏層に達しない領域にイオン注入を
行い、それに続く熱処理条件を最適化して基板の主表面
側にゲッタリングサイトを形成することにある。
即ち本発明は、ゲッタリング技術を利用して半導体素子
の製造歩留まりを向上させる半導体装置の製造方法にお
いて、主表面側にｐｎ接合が形成されている半導体基板
に対して、所定温度（例えば、６００℃）を越える熱処
理を全て終了した後に、基板の主表面にイオンを注入し
てｐｎ接合よりも深い領域にイオン注入層を形成し、し
かるのちに上記温度（６００℃）以下、好ましくは３０
０〜６００℃の熱処理を施してイオン注入層に不純物を
ゲッタリングさせるようにした方法である。
また本発明は、ゲッタリング技術を利用して半導体素子
の製造歩留まりを向上させる半導体装置の製造方性にお
いて、主表面側に所望の素子が形成されている半導体基
板に対して、その素子の動作電圧で生じる空乏層よりも
深い領域に、基板の主表面にイオンを注入して不純物層
を形成し、しかるのちに８００℃以上の熱処理を施して
不純物層を活性化し、基板の主表面側に形成する素子の
埋込み導電層を形成し、これをゲッタリングサイトとし
て用いるようにした方法である。
また本発明は、ゲッタリング技術を利用して半導体メモ
リ素子の製造歩留まりを向上させる半導体装置の製造方
性において、主表面側に半導体メモリ素子が形成されて
いる半導体基板に対して、６００℃を越える熱処理を全
て終了した後に、基板の主表面にイオンを注入して素子
が形成された領域よりも深い領域にイオン注入層を形成
し、しかるのちに３００〜［０℃の熱処理を施し、イオ
ン注入層に自由電子又は正孔のトラップ中心を形成する
ようにした方法である。
（作用） 本発明によれば、半導体基板の゛主表面側にイオン注入
による欠陥のクラスター（ゲッタリングサイト）が形成
されるので、このゲッタリングサイトにより素子形成領
域における汚染蚤金屈を吸収することができる。従って
、不純物汚染に起因するｐｎ接合のリーク電流等を抑制
することができ、素子の製造歩留り向上をはかることが
可能である。また、基板の裏面にゲッタリングサイトを
形成する方法とは異なり、熱処理工程を経るうちにゲッ
タリング効果が半減する等の不都合もない。
また本発明によれば、半導体メモリ素子においては、上
記イオン注入層から基板の主表面側に自由電子（正孔）
のトラップ中心を形成することができる。従って、この
イオン注入層にα線等により発生した過剰なキャリアを
トラップし、ソフトエラーに対する耐性を向上させ、メ
モリ素子の製造歩留り及び信頼性の向上をはかることが
可能である。
（実施例〉 以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の第１の実施例に係わるＣ−ＭＯＳ）ラ
ンジスタの製造工程を示す断面図である。まず、第１図
（ａ）に示す如く、比抵抗ｌＯΩＣ−を有し、表面が（
１００）面であるｎ型シリコン基板１１のｎチャネルＭ
Ｏ５）ランジスタ形成部分に、加速電圧１６０ｋｅＶで
ボロンを１．５Ｘ　１０”０ｍ２イオン注入する。その
後、１１９０℃の温度で８時間の熱処理を行い、ｐウェ
ル１２を形成し、基板表面をｐ　Ｍ　ＯＳ　Ｄｉ域とｎ
ＭＯＳ領域とに分離する。
次いで、素子分離を行うために、第１図（ｂ）に示す如
く、例えば７０００Åの厚いフィールド酸化膜１３を選
択的に形成し、その後にゲート酸化膜となる１００〜２
００Åの薄い酸化Ｊｉｌ１４を形成する。続いて、ゲー
ト電極となるアンドープポリシリコン膜に燐を熱拡散さ
せたｎ＋型ポリシリコン膜１５を形成した後、通常の写
真蝕刻法を用いてパターニングを行う。その後、ゲート
電極１５及びフィールド酸化膜１３をマスク材として自
己整合的にイオン注入することによりｐ＋層１６．ｎ＋
層１７を形成する。これにより、ｐＭＯｓ及びｎＭＯ５
のソース−ドレイン領域が形成される。なお、ｎ　Ｍ　
ＯＳ領域にｐ型不純物をイオン注入するときには、９Ｍ
Ｏｓ領域をフォトレジストによっマスクする。逆に、ｐ
ＭＯ８領域にｎ型不純物をイオン注入するときには、ｎ
ＭＯｓ領域をフォトレジストによってマスクする。また
、ｎ型不純物としては砒素、ｐ型不純物としては硼素或
いは弗化硼素を用いる。
次いで、第１図（Ｃ）に示す如く、全面にＣｖＤ酸化膜
１８を形成し、この酸化膜１８の所定の部分に開口をｒ
Ａｌりる。続いて、全面に第２のポリシリコン膜１９を
堆積し、通常の写真蝕刻工程を用いてパターニングを行
う。その後、デバイス全体を４０００大の絶縁膜２０で
被覆し、コンタクト穴を開口する。絶縁膜２０には通常
、ＰＳＧやＢＰＳＧ等の燐ガラス膜が用いられる。
なお、（ｂ）までの工程で、８００℃以上の工程は全て
終了する。
次いで、第１図（ｄ）に示す如く、基板１１上に形成さ
れた多層膜を介して、それぞれのＭＯ８頭域に加速電圧
２ＭｅＶ、　　ドーズｊｌ　１　ｘ　１０”ｃｍ２でボ
ロンイオンを選択的に注入し、イオン注入層（結晶欠陥
の核）２１を形成する。なお、このイオン注入層２１の
形成領域は、ｐｎ接合及びその動作電圧で生じる空乏層
よりも深い位置とする。
最後に、第１図（ｅ）に示す如く、メタライゼーション
工程を行い、配線パターン２２を微細加工によって形成
した後、Ｎ２雰囲気中で４５０’Ｃ，１５分の熱処理を
行う。この配線形成時の熱処理はイオン注入層２１にゲ
ッタリング効果を発ＤＩ［させるための熱処理を兼ねた
ものである。
その後、半導体素子を保護するために、パッシベーショ
ン膜２３を全体に堆積させる。以上の工程で、ＣＭＯＳ
トランジスタからなるＬＳＩが作成される。
なお、ここに示した製造工程は一例であって、製造する
デバイスによっては工程の順次、工程の数等が変化する
のは勿論である。また、イオン注入後の熱処理としては
、実用的には３００〜８００℃が適している。即ち、＄
０１）℃を越える熱処理では結晶欠陥が発生し、漏れ電
流に対するマイナスの効果が大きくなる。３００℃未満
では重金属イオン等の移動が十分に起こらないので、ゲ
ッタリング効果が小さい。熱処理時間は重要なファクタ
ーではないが、余り短いとゲッタリングが十分に起こら
ないので、例えば１５分以上とする。ゲッタリングのた
めのイオン注入する元素としてボロンの例を示したが、
炭素、酸素。
シリコンも効果的である。さらに、その他の元素も利用
できないことはない。
かくして本実施例方法によれば、シリコン扛板１１上に
形成されるｐｎ接合、さらにその動作電圧で生じる空乏
層よりも深い領域に、基板表面からイオン注入を行い、
ぞれに続く熱処理条件を最適化（３００〜６００℃）す
ることにより、シリコン基板１１の主表面側にゲッタリ
ングサイト（結晶欠陥の核２１）が形成される。そして
、このゲッタリングサイトは裏面に形成されたゲッタリ
ングサイトに比べて、素子形成領域における汚染重金属
を効果的に吸収することができる。従って、重金属汚染
に起因するｐｎ接合のリーク電流を抑制することができ
、素子の製造歩留まり向上をはかることが可能である。
第２図は本実施例により作成された素子（図中△印）と
従来素子（図中○印）のリーク電流特性を示す図であり
、ゲッタリングサイト形成のためのイオン注入を行った
実施例素子の方がゲッタリングサイト形成のためのイオ
ン注入を行わない従来素子よりも１桁リーク電流が少な
くなっていることが判る。また本実施例は、基板の裏面
にゲッタリングサイトを形成する方法とは異なり、熱処
理工程を経るうちにゲッタリング効果が半減する等の不
都合も生じない。
第３図は本発明の第２の実施例方法を説明するためのも
ので、ダイナミックＲＡＭセルの製逍工程を示す断面図
である。
まず、第３図（ａ）に示す如く、比抵抗ｌＯΩＣｌ１１
程度のｐ型シリコン基板３１上にフィールド酸化膜３２
を選択形成した後、全面に０．８μｍ程度のＣＶＤ酸化
膜３３を堆積し、通常の写真蝕刻工程を経てキャパシタ
形成領域内に窓を形成する。次いで、第３図（ｂ）に示
す如く、ＣＶＤ酸化膜３３をマスクとしてダイナミック
ＲＡ　ＭセルのＭＯＳキャパシタの領域内に垂直壁を有
する深さ２μｍ程度の溝３４を形成する。この満３４は
、例えばＣＦ、、ＳＦ、、ＣＣｌ４等を主成分とするガ
ス或いはこれにＨが入ったガスを用いた反応性イオンエ
ツチング（ＲＩ　Ｅ）法により形成する。このＲＩＥ工
程のマスクは、通常のフォトレジストではそれ自体もエ
ツチングされて消失する場合があるので、例えばＣＶＤ
によるＳ　ｉ　Ｏｚ　／　Ｓ　ｉ　３　Ｎ　４　／　Ｓ
　ｉ　Ｏ２Ｉｌｌ等を用いることが望ましい。
次いで、第３図（Ｃ）に示す如く、ＣＶＤ酸化ＷＡ３３
をエツチング除去する。そして、露出したシリコン基板
３１表面にｎ−型層３５を形成し、改めて熱酸化を行い
、キャパシタ絶縁膜となる熱酸化膜３６を形成する。続
いて、第１層多結晶シリコン膜を堆積し、これをパター
ニングしてキャパシタ電極３７を形成する。次いで、第
３図（ｄ）に示す如く、キャパシタ領域に隣接する位置
にゲート絶縁膜となる熱酸化膜３８を形成し、第２層多
結晶シリコン膜の堆積、パタニングによりゲート電極３
９を形成し、例えばＡｓイオン注入によりソース・ドレ
インとなるｎ＋型ＩＪ４０．４１を形成する。ここで、
キャパシタ電極３７及びゲート電極３９を、同一の多結
晶シリコンで形成することも可能である。
次いで、第３図（ｅ）に示す如く、全面に４０００Å程
度のＣＶＤ酸化膜４２を堆積する。絶縁膜４２には、通
常ＰＳＧやＢＰＳＧ等の燐ガラス膜が用いられる。ここ
で、６００℃以上の工程は終了する。その後、基板１１
上の多層膜を介して、加速電圧４ＭｅＶ、　　ドーズｊ
ｌ　１　ｘ　１０”ｃｍ−２で、基板表面からシリコン
イオンを選択的に注入し、自由電子（正孔）のトラップ
中心となる結晶欠陥の核４３を形成する。この結晶欠陥
の核４３の形成領域は、キャパシタ形成用溝３４よりも
深い位置とする。
これ以降は、メタライゼーション工程を実行し、配線パ
ターンを微細加工によって形成した後、先の実施例と同
様に、Ｎ、雰囲気中で４５０’Ｃ，１５分の熱処理を行
う。この配線形成時の熱処理は、イオン注入層にゲッタ
リング効果を発押させるための熱処理を兼ねたものであ
り、イオン注入後の熱処理として、実用的には３００〜
６００℃が適している。また、熱処理時間は表面部分の
結晶性の回復をはかるために、少なくとも１５分以上と
する。なお、自由電子（正孔）のトラップ中心の形成の
ために、イオン注入する元素としてシリコンの例を示し
たが、炭素、酸素も効果的である。ボロン、燐等のドー
パントを用いる場合には、電気的に１００％は活性化し
ない温度で熱処理する。
かくして本実施例方法によれば、シリコン基板３１の主
表面側に結晶欠陥による自由電子（正孔）のトラップ中
心（結晶欠陥の核４３）が形成されるので、このトラッ
プ中心にα線等により発生した過剰なキャリアをトラッ
プすることができる。従って、ソフトエラーに対する耐
性を向上させ、メモリ素子の製造歩留り及び信頼性の向
上をはかることができる。第４図は本実施例により作成
された素子（図中破線）と従来素子（図中実線）のα線
に対するエラー率を示す図である。この図から、実施例
素子の方が従来素子よりも１桁のオーダでエラー率が低
減低減しているのが判る。
次に、本発明の第３の実施例方法について説明する。
本発明者等は、数Ｍｅｖ以上の高エネルギーイオン注入
により基板表面から数μｍの領域に結晶欠陥の核を形成
したのちＦｅの強制汚染を行い、８００℃で１時間熱処
理を行った試料を、２次イオン質量分析法で測定した。
その結果、第５図に示す如く、注入イオンのピークと同
じ位置に強いＦｅのピークが観ａｐ１され、それ以外の
領域は検出限界以下の低濃度であった。この試料の断面
を透過電子顕微鏡にて観察したところ、イオン注入条件
により定まるＲｐ（イオン侵入の深さ）Ｘｏ、９の位置
に転位ループが観測され、基板表面領域には無欠陥層が
形成されていた。
従って、上記Ｆｅはイオン注入により基板中に形成され
る転位ループ等の結晶欠陥にゲッタリングされたのでは
ない。このゲッタリング現象は、イオン注入後、最初の
高温熱処理により観測されるものであり、イオン注入後
９５０℃の前熱処理を行いＦｅの汚染、熱処理を行った
試料ではこのようなＦｅのピークは観測されなかったが
、前熱処理を低温（即ち４５０℃、６００℃）行った場
合はイオン注入により形成されたゲッタサイトが残存し
ていることが７ｉｆｉ認された。
また、イオン注入のドーズ量を代えて同様の実験を行う
と、Ｆｅは注入イオンのＩ　Ｘ　１０Ｉ１０ｌ８’以上
の高濃度領域にゲッタリングされることが判らた。この
ように、イオン注入後、最初の高温熱処理により、汚染
のない無欠陥の表面素子領域を得ることができ、且っゲ
ッタリングサイトが素子領域に十分近い領域に形成され
るため、従来以上のゲッタリング効果を得ることができ
る。
具体例として、ＭＯＳトランジスタ間の素子分離におけ
る応用例について説明する。ＭＯＳトランジスタ間の素
子分離としてフィールド酸化膜を通したイオン注入が一
般に行われており、この時に必要なドーパント濃度はあ
る範囲内に収まる。一方、厚いフィールド酸化膜により
素子性Ｍ領域には応力がかかり重金属等の不純物が集ま
り、リーク電流を生じ易くするという問題がある。本実
施例を用いれば、フィールドイオン注入とフィールド直
下へのゲッタリングサイト形成を同時に行うことが可能
であり、工程数を増やさずにこの問題を解決することが
できる。
第６図（ａ）に示すように、シリコン基板７１土に４０
００λの素子分離用のフィールド酸化膜７２を形成した
後、燐を　１．５ＭｅＶ　テＩ　Ｘ　１０”ｅｌ−’フ
ィールドイオン注入した。第６１１ａ　＜ｂ）は同図（
ａ）の矢視ｘ−ｘ’断面におけるドーパント濃度を示す
特性図であり、このときの注入イオンのピーク濃度はＩ
　Ｘ　１０１９ｃｍ−２である。上記イオン注入後、９
００℃１時間の熱処理を施した。
その結果、熱処理工程後もドーパントの再拡散は殆どな
く、フィールド酸化膜下での素子分離を行うと同時に、
従来応力により生じていた不純物の影響を取り除くため
のゲッタリングサイトを素子にリークを与えない十分深
い領域に形成することができた。素子分離のフィールド
酸化膜厚が異なる場合には、このイオン注入ドーズ量を
フィールド酸化膜直下のドーパントｃ農度か素子分離に
十分な量となるように、まｆ二その注入エネルギーを注
入イオンにより形成される２次欠陥（即ち投影飛程Ｒｐ
の０．９倍の位置）か素子分離にリークを与えない程度
に十分深くなるように選ぶことで、同様な結果を得た。
この他の例として、バイポーラ集積回路における埋込み
コレクタの形成と同時にゲッタリングサイトを形成する
方法について述べる。バイポーラ集積回路における埋込
みコレクタの形成には、エピタキシャル法を用いる方法
と高エネルギーでイオンを注入する方法がある。本実施
例においては後者を用い、例えば第７図に示すｐｎｐ接
合を形成する場合、ｎタイプシリコン基板に加速電圧１
　、５ＭｅＶで不純物としてのボロンをＩ　Ｘ　１０”
ｃ１２イオン注入すればよい。このときの注入ボロンの
ピーク濃度は８　Ｘ　１０”ｃｍ　３テあった。なお、
第７図において、８１はエミッタ領域、８２はベース領
域、８３はコレクタ領域、８４はゲッタリングサイトを
示している。
バイポーラトランジスタ集積回路における特性は基板表
面からエミッターコレクタ端のｐｎ接合近傍までの結晶
状態に大きく左右されるが、それよりも深い領域は素子
の特性に影響を与えない。本実施例は、素子と同時にこ
のゲッタリングサイト８４を形成し、素子領域の汚染を
取り除くことができた。このように本実施例方法によれ
ば、半導体素子形成プロセス中に混入する汚染を、工程
数を増すことなく、且つより確実にゲッタリングするこ
とができる。
なお、本発明は上述した各実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で、種々変形して実施
することができる。例えば、第１第２の実施例における
ゲッタリング形成のためのイオン注入時の加速電圧は、
ｌ）ｎ接合及びその動作電圧における空乏層よりも深い
領域にイオン注入層が形成される電圧、一般にはＩＭｅ
Ｖ以上であればよい。さらに、イオン注入後の熱処理温
度は３００〜Ｂ００℃の範囲が最適であるが、この範囲
から多少ずれても従来以上のゲッタリング効果は得られ
る。また、第３の実施例における注入イオンのピーク濃
度は、埋込み導電型層を兼ねさせるために１０”ｃｍ−
’以上が望ましい。
［発明の効果］ 以上詳述したように本発明によれば、半導体基板上に形
成されるｐｎ接合より深い領域で且つ空乏層に達しない
領域にイオン注入を行い、それに続く熱処理条件を最適
化して基板の主表面側にゲッタリングサイトを形成する
ことにより、余分の工程、高温熱処理を必要とせず、素
子に十分近い領域にゲッタリングサイトを形成すること
ができ、半導体素子の製造歩留り向上等に寄与すること
ができる。また、素子に十分に近い領域にゲッタリング
サイトを形成し、α線等により発生した過剰なキャリア
をトラップすることができ、ソフトエラーに対する耐性
の向上をはかり得、半導体メモリ素子等の製造歩留り向
上及び信頼性向上をはかり得る。
【図面の簡単な説明】
第１図は本発明の第１の実施例方法に係わるＣＭＯ５）
ランジスタの製造工程を示す断面図、第２図は上記実施
例素子のリーク電流特性を示す図、第３図は本発明の第
２の実施例方性に係わるダイナミックＲＡＭセルの製造
工程を示す断面図、第４図は上記ダイナミックＲＡ　Ｍ
セルのα線に対するエラー率の変化を示す特性図、第５
図乃至第７図は本発明の第３の実施例方法を説明するた
めの図である。 １１．３１・・・シリコン基板、 １２・・・ｐウェル、 １３．３２・・・フィールド酸化膜、 １４．３８・・・ゲート酸化膜、 １５．３９・・・ゲート電極、 １６・・・ｐ＋層（ソース・ドレイン領域）、１７　、
４０　、４１　・＝　ｎ　”層（ソース・ドレイン領域
）、 ２１．４３・・・結晶欠陥の核、 ３４・・・溝、 ３５・・・ｎ−層、 ３６・・・キャパシタ絶縁膜、 ３７・・・キャパシタ電極。

Claims (3)

    【特許請求の範囲】
  1. （１）主表面側にｐｎ接合が形成されている半導体基板
    に対して、所定温度を越える熱処理を全て終了した後に
    、前記基板の主表面にイオンを注入して前記ｐｎ接合よ
    りも深い領域にイオン注入層を形成し、しかるのちに前
    記所定温度以下の熱処理を施して前記イオン注入層に不
    純物をゲッタリングさせることを特徴とする半導体装置
    の製造方法。
  2. （２）主表面側に所望の素子が形成されている半導体基
    板に対して、その素子の動作電圧で生じる空乏層よりも
    深い領域に、前記基板の主表面にイオンを注入して不純
    物層を形成し、しかるのちに８００℃以上の熱処理を施
    して前記不純物層を活性化し、前記基板の主表面側に形
    成する素子の埋込み導電層を形成し、これをゲッタリン
    グサイトとして用いることを特徴とする半導体装置の製
    造方法。
  3. （３）主表面側に半導体メモリ素子が形成されている半
    導体基板に対して、６００℃を越える熱処理を全て終了
    した後に、前記基板の主表面にイオンを注入して前記素
    子が形成された領域よりも深い領域にイオン注入層を形
    成し、しかるのちに３００〜６００℃の熱処理を施し、
    前記イオン注入層に自由電子又は正孔のトラップ中心を
    形成することを特徴とする半導体装置の製造方法。
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