JPH0338732A - エミュレーションシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミュレーションシステムに関シ、特に周辺回
路の動作クロックを制御するマイクロコンヒュータの工
□ニレ−ジョンシステムに関スる。

〔従来の技術〕

一般的にシングルチップマイクロコンピュータのエミュ
レーションシステムハ、ターグソトテップの中央処理装
置（以下”ＣＰＵ″′と称す）機能のエミュレーション
を行なうＣＰＵエミュレーションＬ８１と、周辺機能を
内蔵し周辺動作のエミュレーションヲ行ナウ周辺エミー
レーションＬＳＩと、エミュレーション動作を制御する
エミュレーション制御回路で構成され、エミュレーショ
ンシステムを用いて、モータ制御や表示制御等のユザシ
ステムのデバッグを行なう。

第５図は従来のエバリエーションチップ（以下°′土パ
テノブ”と称す）の−例を使用した゛エミュレーション
システムのブロック図でちる。

破線に示すようにエミュレーションシステムは、ターゲ
ットチップのＣＰＵ機能のエミュレートを行なうＣＰＵ
エバチップ１と、ターゲットチップの周辺機能のエミュ
レートを行なう周辺エバチッ７’　ｙ　、上記両エバチ
ップによるエミュレーション動作を制御するエミーレー
ション制御回路３で構成されている。

ＣＰＵエバチッ７°１と周辺エバチップ階エミュレーシ
ョン制御回路３とは、図に示すようにアドレスバス４．
データバス５．コントロールバス６、クロソク信号ｔｊ
１７及びスーパバイザモード信号線８で接続されている
。

ＣＰＵエバチップ１と周辺エバテノプ麩エミｚＶ　　’
／ヨ／？１ｔｌＪ御回路３ハ、エミーレーション９でモ
ータ制御のユーザシステム４ｏと接続している。

ＣＰＵエバテップ１は内部のアドレスバス、データバス
上のデータをその１１アドレスバス４゜データバス５に
入出力し、アドレスバス４とゲタバス５とコントロール
バス６を用いて周辺エバ制御回路３にアクセスを行なう
。

ＣＰＵエバチップ１はクロック信号ＳＣＫを出カド信号
ＳＳＭを出力して、ＣＰＵエバチップ１の動作モードが
プログラムを実行するモード（以下′。

ユーザモードと称す）であるか、またはエミュレーショ
ンのためのモニタプロクラムを実行するモード（以下°
°スーパバイザモードと称す）であるかをエミーレーシ
ョン制御回路３に伝える。

エミュレーション制御回路３は、エミュレーションシス
テム全体の動作を制御し、アドレスバス４上のアドレス
やデータバス５上のデータやコントロールバス６上の信
号を検出することにより、エミュレーション結果のトレ ス及びイベントの 検出を行なう。

バス５上のデータを外部端子１７’、１８を介して内部
の周辺アドレスバス、周辺データバスに入出力する。

ＰＷＭユニットの周辺機能を内蔵し、ＣＰＵエバチップ
１０指令にもとづき動作を行なう。

第６図は第５図の周辺エバチッグクのブロック図である
。

ＰＷＭユニット１１９周辺アドレスバス１２．周辺デー
タハス１３．周辺コントロールバス１４及び外部端子１
７．１８，１９，２０．２１とで構成している。

クロック信号８ＣＫは外部端子２ｏから入力し。

カウンタユニッ）１０とＰＷＭユニット１１のそれぞれ
のクロック端ＣＫに供給する。

カウンタユニット１０で発生した割込み要求は、−５＝ コントロールバス６を介して周辺エバテップ琴）らＣＰ
Ｕエバチップ１に伝える。

ＣＰＵエバテップ１は、スーパバイザモードでは割込み
処理の受付けを禁止するが、スーパバイザモード時に割
込み要求が発生すると、スーパバイザモードからユーザ
モードへ復帰した時に割込み処理を実行するため、ユー
ザモードへ復帰後ただちにデバッグプログラムを実行す
ることができない。

そのためクロック信号ＳｃＫは、スーパバイザモードで
はＣＰＵエバチップ１０制御によう停止し、ユーザモー
ドでは停止せずに動作しつづける。

カウンタユニット１０はクロック信号８ＣＫに同期して
カウント動作を行ない、時間間隔やイベントの生起回数
の計測等に使用する。

カウント動作のオーバフローが発生すると、割込み要求
信号をコントロールバスに出力する。

ＰＷＭユニット１１は、クロック信号ＳＣＫに同期して
所定幅のパルスをＰＷＭ出力信号ＳＰＷＭとし１外部端
子２・１を介し１周辺”チ・７°Ｖ外６− 部に出力する。

争部端子２１を介して出力したＰＷＭ出力信号作させる
。

第７図は第６図の周辺エバチップの動作を説明するため
の各信号のタイミング図である。

壕ず、ユーザモードでは、カウンタユニット１０はクロ
ック信号８ＣＫが停止せずに動作しつづけることにより
クロック信号ＳＣＫに同期してカウント動作を行なう。

スーパバイザモードでは、カウンタユニッ）１０はクロ
ック信号ＳＣＫが停止するためカウント動作を停止する
。

次４／Ｃ１ＰＷＭユニット１１は、ユーザモードではク
ロック信号ＳＣＫが停止せずに動作しつづけることによ
り、クロック信号ＳＣＫに同期して所定幅のパルスのＰ
ＷＭ出力信号ＳＰＷＭを外部端子２１を介して周辺エバ
チップ九すへ出力する。

スーパバイザモードでは、ＰＷＭユ＝ット１１はクロッ
ク信号８ＣＫが停止するため、ＰＷＭ出力信号ＳＰＷＭ
としてＩＩ　１７１を外部端子２１を介して〔発明が解
決しようとする課題〕 上述した従来のエミュレーションシステムでは、ＣＰＵ
エバチップにかいてスーパバイザモード時にクロック出
力を停止することによシ、周辺回路を内蔵した周辺エバ
チップへのクロック信号の供給を禁止している。

従って例えばモータを制御するためのＰＷＭのような周
辺回路では、クロック信号の供給が禁止されることによ
シ、ＰＷＭ出力信号としてａｔ　１ｍを外部端子２１を
介して出、力しつづける。

その結果ＰＷＭ出力を受けて動作するユーザシステム内
のモータ及びモータの周囲が破壊されるためユーザシス
テムを接続したエミュレーション時に支障が生じるとい
う欠点があった。また、周辺ユニットがタイマシリアル
ユニットやタイマー等の論理ユニットでユーザシステム
が表示回路の場合は、表示内容が汎乱するという欠点が
あった。

本発明の目的は、ニーサシステムに支障を与え辛いマイ
クロコンピュータのエミュレーションシステムを提供す
ることにある。

〔課題を解決するための手段〕

本発明のエミュレーションシステムは、シンクルテップ
マイクロコンピュータのＣＰＵの動作をエミュレートす
るＣＰＵエバリエーションチップと、該ＣＰＵエパリエ
ーションテップのクロック信号を入力するクロック端を
有する複数の周辺ユニットを有し前記シングルチップマ
イクロコンピュータの内蔵する周辺機能の動作をエミュ
レートする周辺エバリエーションチップと、前記ＣＰＵ
エハリエーションチッフト前記周辺エバリエーションテ
ップによって前記シングルチップマイクロコンピュータ
に対するエミュレーション動作を制御するスーパバイザ
モード信号を入力するエミュレーション制御回路とを有
するエミュレーションシステムにおいて、前記周辺エバ
リエーションチップにスーパバイザモード時に削記スー
パバイザモード信号を入力して前記周辺ユニットへの前
記９− クロック信号の供給を選択制御する論理回路を有するク
ロック信号ケート回路を設けて構成されている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の周辺エバチップのブロ
ック図である。

周辺エバチップ２は、第６図の周辺エバチップ２ｂのク
ロック信号線７とカウンタユニッ）１０のＣＫ端との間
に外部端子２２から入力するスーパバイザモード信号Ｓ
ＳＭの反転信号とクロック信号ＳＣＫの論理積信号５Ａ
ＮＤを出力する２人力ＡＮＤゲート３３を有するクロッ
ク信号ゲート２５を挿入したことが異る点以外は、従来
の周辺エバチップ２ｂと同一である。

ＣＰＵエバテップ２は動作モードに関係なくクロック信
号ＳＣＫを出力するので、クロック信号８ＣＫはスーパ
バイザモードであってもユーザモードと同様停止せずに
動作しつづける。

１０− スーパバイザモード信号ＧＭ諌Ｗ外部端子２２から入力
し、インバータゲート３２に供給する。

インバータゲート３２の出力は２人力ＡＮＤケト３３に
入力し、２人力ＡＮＤゲート３３の論理出力信号をカウ
ンタユニット１０のクロック端ＣＫに供給する。

くし 第２図は第１図周辺エバチップの動作を説明するための
各信号のタイミング図である。

カウンタユニッ）１０は、ユーザモードではクロック信
号ＳＣＫが停止せずに動作しつづけることにより、クロ
ック信号ＳＣＫに同期してカウント動作を行なう。

スーパバイザモードでは、外部端子２２を介して入力し
たスーパバイザモード信号８　ＩＳＭが′１＃であるの
で、インバータゲート３２の出力は６０”になる。

インバータケート３２の出力が′Ｏ″になると２人カア
ンドケート３３の出力信号５ＡＮＤが′０″になシ、カ
ウンタユニット１０へのクロソク信号ＳＣＫの供給を集
止する。

カウンタユニット１０のクロック端ＣＫへのクロック信
号ＳＣＸの供給を禁止することにより、カウンタユニッ
ト１０はカウント動作を停止する。

他方、ＰＷＭユニット１１のクロック端ＣＫには、ユー
ザモードにかいてもスーパバイザモードにおいてもクロ
ック信号８０Ｋが停止せずに供給されつづけることによ
り、クロツク信号８ｃｆＥＪ期して所定幅のパルスを外
部端子２１を介して周辺エバチップ２外部へ出力する。

第３図は本発明の第２の実施例の周辺エバチップのブロ
ック図である。

周辺エバテップ２ａは、第１図のクロックゲート回路２
５の代すに、周辺データバス１３及び周辺コントロール
バス１４に接続するモードレジスタ３８と、その二つの
モード信号ＳＭｌ　＋　８Ｍ２とスーバイザモード信号
８ｓｙをそれぞれ入力する二つのＮＡＮＤゲー）３４．
３６と、それぞれのＮＡＮＩ）出力信号とクロック信号
ＳＣＫをそれぞれ入力して論理積信号をカウンタユニッ
ト１０及びＰＷＭユニット１１のクロック端ＣＫにそれ
ぞれ供給するＡＮＤゲート３３．３７とを有するクロッ
クゲート回路３５を設けたことが異る点以外は、第１の
実施例と同一である。

モードレジスタ３８は、２ビツトのモードフラグ（以下
フラグ１．フラグ２と称す）で構成して督シ、メモリマ
ツピングされている。

第４図は第３図のエバチップの動作を説明するためのモ
ードフラグ゛とモード信号の状態図である。

同様にして、ＰＷＭユニット１１は、ユーザモードでは
クロック信号ＳＣＫをＰＷＭユニット１１のクロック端
ＣＫに供給することにより動作しつづける。

スーパバイザモードでは、モードフラグ２をｔｔ　１ｎ
に設定することによＪＰＷＭユニット１１にクロック信
号ＳＣＫの供給を禁止して動作を停止し、筐たモードフ
ラグ２に０′″を設定することによ５ＰＷＭユニント１
１にクロック信号８０Ｋを供給して動作をしつづける。

以上説明したように、モードフラグ１，２で構成したモ
ードレジスタ３８を備え、クロックグｌ　３− ト回路３５をクロソク端ＣＫと外部端子２０間に挿入し
てスーパバイザモード時にカウンタユニット１０とＰＷ
Ｍユニット１１にクロソク信号ＳＣＫの供給を禁止した
ｂまたは集止しなかったりすることによって、カウンタ
ユニット１０の場合、割込み要求を禁止しない時にはカ
ウンタユニット１０ヘクロツク信号ＳＣＫ供給を行ない
動作を停止させないで、筐た割込み要求を禁止したい時
にはカウンタユニット１０ヘクロツク信号Ｓｃｘの供給
を禁止し動作を停止させることができる。

渣たＰＷＭユニット１１の場合、モータを動作させたい
時にはＰＷＭユニット１１へクロック信号ＳＣＫの供給
を行ない動作を停止させないで、方ＤＡコンバータとし
て使用時及びＤｋコンバータの動作を停止させたい時は
、ＰＷＭユニソト１１へクロック信号８ＣＫの供給を禁
止し動作を停止させることができる効果がある。

ユーザモードでは、スーパバイザモード信号ＳＳＭが０
＃であるので、２人力ＮＡＮＤゲート３４の出力は常に
′１″となシ、２人力ＡＮＤケート４ ３３の出力はクロック信号ＳＣＫと同一である。従って
カウンタユニット１０は、モードフラグ１の値にかかわ
らずクロック信号ＳＣＫに同期してカウント動作を行な
う。

他方スーハハイザモードでハ、スーパバイサモード信号
ＳＳＭが”１”であるので、モードフラグ１の３反転値
が２人力ＮＡＮＤケート３４の出力信号となる。

Σ：τモードフラグ１をパ１”に設定すると、２人力Ｎ
ＡＮＤケート３４の出力が１０”になシ、２人力ＡＮＤ
ケート３３の出力信号８ＡＮＤは常にｕＯ″となる。

従ってカウンタユニット１０へのクロック信号８ＣＫの
供給を禁止するために、カウンタユニット１０は動作を
停止する。

次にモードフラグ１を“０″に設定すると、２人力ＮＡ
ＮＤゲート３４の出力がｕｌ　１＃ｌになう２人力ＡＮ
Ｄゲート３３は出力信号５ＡＮＤはクロック信号ＳＣＫ
を出力する。

従ってカウンタユニット１０は動作をしつづける。

第１．第２の実施例では、周辺ユニットとしてカウンタ
ユニット及びＰＷＭユニットの場合について記述したが
、周辺ユニットが、タイマユニッと、シリアルユニット
及びＡｌ）変換ユニットの場合にも適用できる。

〔発明の効果〕

以上説明したように本発明は、ＣＰＵエバチップにおい
てクロックゲート回路を設けてることにより、スーパバ
イザモード時に停止しないクロック信号を周辺エバチッ
プに供給し、周辺エバチップにｋいてスーパバイザモー
ド時に動作を停止させる必要がある周辺回路には、周辺
回路に対するクロック信号の供給を禁止し、周辺回路の
動作を停止させる。

また、スーパバイザモード時に動作を停止させない周辺
回路には、クロック信号をそのま普供給し１周辺回路の
動作を停止させないことによシ、そのｔｔユーザシステ
ムを用いたデパックを行ってもモータ等を破壊したシ、
表示が混乱したりしない効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の周辺エバチップのブロ
ック図、第２図は第１図の周辺エバテップの動作を説明
するための各信号のタイミング図、第３図は本発明の第
２の実施例の周辺エバチップのブロック図、第４図は第
３図の周辺エバチップの動作を説明するためのモードフ
ラグとモード信号の状態図、第５図は従来のエバチップ
の一例を使用したエミーレーションシステムのブロック
図、第６図は第５図の周辺エバチップのブロック図、第
７図は第６図の周辺エバチップの動作を説明するための
各信号のタイミング図である。 １・・・ＣＰＵエバチップ、２・・・周辺エバチップ、
３・・・工□ニレージョン制御回路、１０・・・カウン
タユニッと、２０．２２・・・外部端子、２５．３５・
・・クロック信号ケート回路、３２・・・インバータゲ
ーと、３４　、３６・・・２人力ＮＡＮＤケーと、３３
．３７・・・２人力ＡＮＤケーと、３８・・・モードレ
ジスタ、４０・・・７− ユーザシステム、 ｃＫ ・・・クロック信号、 ｓｔ１ ・・・スーパバイザモ ト信号。

Claims (1)

【特許請求の範囲】
1. シングルチップマイクロコンピュータのＣＰＵの動作を
   エミュレートするＣＰＵエバリエーションチップと、該
   ＣＰＵエバリエーションチップのクロック信号を入力す
   るクロック端を有する複数の周辺ユニットを有し前記シ
   ングルチップマイクロコンピュータの内蔵する周辺機能
   の動作をエミュレートする周辺エバリエーションチップ
   と、前記ＣＰＵエバリエーションチップと前記周辺エバ
   リエーションチップによって前記シングルチップマイク
   ロコンピュータに対するエミュレーション動作を制御す
   るスーパバイザモード信号を入力するエミュレーション
   制御回路とを有するエミュレーションシステムにおいて
   、前記周辺エバリエーションチップに、スーパバイザモ
   ード時に前記スーパバイザモード信号を入力して前記周
   辺ユニットへの前記クロック信号の供給を選択制御する
   論理回路を有するクロック信号ゲート回路を設けたこと
   を特徴とするエミュレーションシステム。