JPH0338750B2 - - Google Patents
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- JPH0338750B2 JPH0338750B2 JP57227429A JP22742982A JPH0338750B2 JP H0338750 B2 JPH0338750 B2 JP H0338750B2 JP 57227429 A JP57227429 A JP 57227429A JP 22742982 A JP22742982 A JP 22742982A JP H0338750 B2 JPH0338750 B2 JP H0338750B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- insulating film
- memory device
- junction
- semiconductor memory
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ダイナミツクメモリセルを用いた半
導体記憶装置及びその製造方法に関する。
導体記憶装置及びその製造方法に関する。
従来、半導体記憶装置としては、第１図に示す
如き１トランジスタ素子１及び１容量素子２から
なるダイナミツクメモリセルを集積化したものが
広く用いられている。なお、図中３はワードライ
ン、４はビツトラインを示している。
如き１トランジスタ素子１及び１容量素子２から
なるダイナミツクメモリセルを集積化したものが
広く用いられている。なお、図中３はワードライ
ン、４はビツトラインを示している。
この種のメモリセルの容量素子２はMOSキヤ
パシタで構成されることが多く、キヤパシタ部の
ゲート絶縁膜は、例えば64KビツトＤ−RAMで
は300〜500〔Å〕、256KビツトＤ−RAMでは約
200〔Å〕、1MビツトＤ−RAMでは100〔Å〕以下
の膜厚になると云われている。そして、このよう
に薄い絶縁膜を用いた場合、その耐圧不良が製品
の歩留りを決定する大きな要因となつている。
パシタで構成されることが多く、キヤパシタ部の
ゲート絶縁膜は、例えば64KビツトＤ−RAMで
は300〜500〔Å〕、256KビツトＤ−RAMでは約
200〔Å〕、1MビツトＤ−RAMでは100〔Å〕以下
の膜厚になると云われている。そして、このよう
に薄い絶縁膜を用いた場合、その耐圧不良が製品
の歩留りを決定する大きな要因となつている。
MOSキヤパシタにおける絶縁膜の耐圧不良の
原因は、絶縁膜形成時の不純物混入や絶縁膜自身
の不良によるものが多いが、それ以外に製造プロ
セス中に生じる静電破壊による不良も重要となつ
ている。特に、荷電粒子を用いてエツチング加工
するリアクテイブ・イオン・エツチング（RIE）
やスパツタエツチング等、微細加工に不可欠なエ
ツチング技術が用いられるようになると、このエ
ツチングプロセス中における絶縁膜の静電破壊が
重要な不良モードとなつてきた。また、回路動作
中に電源ラインに入つてくるノイズによつて静電
破壊を生じると云う問題もあり、この問題は特に
ゲート絶縁膜が100〜200〔Å〕と薄くなる程顕著
となる。
原因は、絶縁膜形成時の不純物混入や絶縁膜自身
の不良によるものが多いが、それ以外に製造プロ
セス中に生じる静電破壊による不良も重要となつ
ている。特に、荷電粒子を用いてエツチング加工
するリアクテイブ・イオン・エツチング（RIE）
やスパツタエツチング等、微細加工に不可欠なエ
ツチング技術が用いられるようになると、このエ
ツチングプロセス中における絶縁膜の静電破壊が
重要な不良モードとなつてきた。また、回路動作
中に電源ラインに入つてくるノイズによつて静電
破壊を生じると云う問題もあり、この問題は特に
ゲート絶縁膜が100〜200〔Å〕と薄くなる程顕著
となる。
本発明の目的は、製造プロセス中及び回路動作
中におけるMOSキヤパシタを構成する薄い絶縁
膜の静電破壊を防止することができ、素子信頼性
の向上及び製造歩留りの向上をはかり得る半導体
記憶装置を提供することにある。
中におけるMOSキヤパシタを構成する薄い絶縁
膜の静電破壊を防止することができ、素子信頼性
の向上及び製造歩留りの向上をはかり得る半導体
記憶装置を提供することにある。
また、本発明の他の目的は、上記素子信頼性及
び製造歩留りの向上をはかり得る半導体記憶装置
を、特殊なプロセスを要すことなく簡易に実現し
得る半導体記憶装置の製造方法を提供することに
ある。
び製造歩留りの向上をはかり得る半導体記憶装置
を、特殊なプロセスを要すことなく簡易に実現し
得る半導体記憶装置の製造方法を提供することに
ある。
本発明の骨子は、メモリキヤパシタを構成する
導体膜の一部を、半導体基板表面に設けられた該
基板と逆導電型の領域に直接接触させ、導電膜中
に生じる異常電荷の逃げ場を作ることにある。
導体膜の一部を、半導体基板表面に設けられた該
基板と逆導電型の領域に直接接触させ、導電膜中
に生じる異常電荷の逃げ場を作ることにある。
すなわち、本発明は、トランジスタ素子及び容
量素子からなるダイナミツクメモリセルを複遂個
集積化してなる半導体記憶装置において、上記メ
モリセルの容量素子を半導体基板及び該基板上に
絶縁膜を介して設けられた導電膜で構成し、かつ
上記導電膜の一部をその延径部において上記半導
体基板の表面部にPN接合を介して接続し、PN
接合面下に高不純物濃度領域を設けるようにした
ものである。
量素子からなるダイナミツクメモリセルを複遂個
集積化してなる半導体記憶装置において、上記メ
モリセルの容量素子を半導体基板及び該基板上に
絶縁膜を介して設けられた導電膜で構成し、かつ
上記導電膜の一部をその延径部において上記半導
体基板の表面部にPN接合を介して接続し、PN
接合面下に高不純物濃度領域を設けるようにした
ものである。
また、本発明は、半導体基板上に前記メモリセ
ルの容量素子を構成するための絶縁膜を基板表面
が一部露出するように形成したのち、この露出部
に、不純物をイオン注入する等して基板と同導電
型の高不純物濃度領域を形成し、基板と逆導電型
不純物を含む導電膜を全面に形成し、次いで所望
のマスクを用い導電膜をエツチング加工するよう
にした方法である。
ルの容量素子を構成するための絶縁膜を基板表面
が一部露出するように形成したのち、この露出部
に、不純物をイオン注入する等して基板と同導電
型の高不純物濃度領域を形成し、基板と逆導電型
不純物を含む導電膜を全面に形成し、次いで所望
のマスクを用い導電膜をエツチング加工するよう
にした方法である。
本発明によれば、メモリセルの容量素子を構成
する導電膜に異常電荷が発生したとしても、この
電荷を半導体基板表面を介して速やかに逃がすこ
とができる。このため、製造プロセス中及び回路
動作中におけるメモリキヤパシタ部の薄い絶縁膜
の静電破壊による不良発生率を著しく低下させる
ことができ、従つて素子信頼性及び製造歩留りの
大幅な向上をはかり得る。しかもPN接合面下に
高不純物濃度領域を設けるようにしているため適
度に低い逆方向耐圧を得る事が出来、エツチング
中に帯電する異常電荷を速やかに逃がすことがで
きる。
する導電膜に異常電荷が発生したとしても、この
電荷を半導体基板表面を介して速やかに逃がすこ
とができる。このため、製造プロセス中及び回路
動作中におけるメモリキヤパシタ部の薄い絶縁膜
の静電破壊による不良発生率を著しく低下させる
ことができ、従つて素子信頼性及び製造歩留りの
大幅な向上をはかり得る。しかもPN接合面下に
高不純物濃度領域を設けるようにしているため適
度に低い逆方向耐圧を得る事が出来、エツチング
中に帯電する異常電荷を速やかに逃がすことがで
きる。
第２図ａ〜ｅは本発明の一実施例に係る半導体
記憶装置製造工程を示す断面図である。なおこの
図では多数個のメモリキヤパシタが形成される場
合を示し、さらに簡単化のためのスイツチ用トラ
ンジスタ素子の形成工程は省略する。第２図ａは
例えばＰ型シリコン基板１１上に素子分離のため
のフイールド酸化膜１２を形成したのち、キヤパ
シタ用の薄いゲート絶縁膜１３が100Å程度形成
された状態である。ここでゲート絶縁膜１３とし
ては熱酸化膜、熱窒化膜、その他いかなる絶縁膜
であつてもよい。次にウエハー表面に例えばフオ
トレジスト１４でマスク層を形成する。フオトレ
シストをマスクとしてゲート絶縁膜１３をエツチ
ング除去し、フオトレシスト開口部に於て、シリ
コン基板１１の表面を露出する。更に同じマスク
を用いてボロン（ほう素）を例えば50KVで１×
1016cm-2イオン注入し、P+層を形成する。（第２
図ｂ）。
記憶装置製造工程を示す断面図である。なおこの
図では多数個のメモリキヤパシタが形成される場
合を示し、さらに簡単化のためのスイツチ用トラ
ンジスタ素子の形成工程は省略する。第２図ａは
例えばＰ型シリコン基板１１上に素子分離のため
のフイールド酸化膜１２を形成したのち、キヤパ
シタ用の薄いゲート絶縁膜１３が100Å程度形成
された状態である。ここでゲート絶縁膜１３とし
ては熱酸化膜、熱窒化膜、その他いかなる絶縁膜
であつてもよい。次にウエハー表面に例えばフオ
トレジスト１４でマスク層を形成する。フオトレ
シストをマスクとしてゲート絶縁膜１３をエツチ
ング除去し、フオトレシスト開口部に於て、シリ
コン基板１１の表面を露出する。更に同じマスク
を用いてボロン（ほう素）を例えば50KVで１×
1016cm-2イオン注入し、P+層を形成する。（第２
図ｂ）。
この工程に於ては、ボロンのイオン注入を行つ
た後、ゲート絶縁膜のエツチングを行つてもよ
い。又同じマスクを用いず別々のマスクを合せを
行つてもよいことはもちろんである。
た後、ゲート絶縁膜のエツチングを行つてもよ
い。又同じマスクを用いず別々のマスクを合せを
行つてもよいことはもちろんである。
次に第２図ｃに示した様に全面に不純物をドー
プしていない多結晶シリコン層１５を例えば3000
Å全面に形成する。
プしていない多結晶シリコン層１５を例えば3000
Å全面に形成する。
次いでこの多結晶シリコンに例えばAS（ヒ素）
を50KeVで５×1015cm-2イオン注入する。そして
例えば1000℃の雰囲気で約10分アニールると第２
図ｃに示した如くAsが多結晶シリコンより基板
中に拡散されN+拡散層１５′が形成されその結果
PN接合１６が形成される。この工程に於てAsを
イオン注入する代りにＰ（りん）を用いてもよい。
又不純物をドーピングしていない多結晶シリコン
の代りにAsあるいはＰをドープした多結晶シリ
コンを用いてもよい。又イオン注入を用いずに、
例えばpocl3拡散を行つてもよい。
を50KeVで５×1015cm-2イオン注入する。そして
例えば1000℃の雰囲気で約10分アニールると第２
図ｃに示した如くAsが多結晶シリコンより基板
中に拡散されN+拡散層１５′が形成されその結果
PN接合１６が形成される。この工程に於てAsを
イオン注入する代りにＰ（りん）を用いてもよい。
又不純物をドーピングしていない多結晶シリコン
の代りにAsあるいはＰをドープした多結晶シリ
コンを用いてもよい。又イオン注入を用いずに、
例えばpocl3拡散を行つてもよい。
次に、第２図ｄに示す如く多結晶シリコン膜１
５上に所望パターンにフオトレジスト１６を形成
し、このレジスト１７をマスクとして多結晶シリ
コン膜１５を選択エツチングする。このエツチン
グには、例えばcl2やCxFyClz等のClを含むガス
を使用するRIE法を用いればよい。
５上に所望パターンにフオトレジスト１６を形成
し、このレジスト１７をマスクとして多結晶シリ
コン膜１５を選択エツチングする。このエツチン
グには、例えばcl2やCxFyClz等のClを含むガス
を使用するRIE法を用いればよい。
次いで、レジスト１７を除去したのち、第２図
ｅに示す如く絶縁膜１８及び絶縁膜１８のコンタ
クトホールを介して多結晶シリコン膜１５に接続
されるAl配線膜１９を形成する。さらに、図示
しないスイツチ用トランジスタ素子を形成するこ
とによつて、ダイナミツクメモリセルが作成され
ることになる。なお、上記Al配線膜１９には電
源電圧（例えば5V）が印加されるか、或いは接
地電位が与えられるものとなつている。
ｅに示す如く絶縁膜１８及び絶縁膜１８のコンタ
クトホールを介して多結晶シリコン膜１５に接続
されるAl配線膜１９を形成する。さらに、図示
しないスイツチ用トランジスタ素子を形成するこ
とによつて、ダイナミツクメモリセルが作成され
ることになる。なお、上記Al配線膜１９には電
源電圧（例えば5V）が印加されるか、或いは接
地電位が与えられるものとなつている。
第３図は上記作成されたダイナミツクメモリセ
ルの配列の一例を示す平面図であり、前記多結晶
シリコン膜１５は前記PN接合部１６を完全に覆
うように形成されている。これは、RIE法で多結
晶シリコン膜１５をエツチングするに際し、シリ
コン基板１１のエツチングを防ぐためである。
ルの配列の一例を示す平面図であり、前記多結晶
シリコン膜１５は前記PN接合部１６を完全に覆
うように形成されている。これは、RIE法で多結
晶シリコン膜１５をエツチングするに際し、シリ
コン基板１１のエツチングを防ぐためである。
かくして本実施例によれば、製造プロセス中に
おけるゲート絶縁膜１３の絶縁破壊を未然に防止
することができる。すなわち、従来方法では前記
多結晶シリコン膜１５を所定形状にエツチング加
工する際、エツチングガス中のCl+、Cl2 +、F+等
のイオンが多結晶シリコン膜１５に溜まり、ゲー
ト絶縁膜１３中に大きな電界を生じる。また、エ
ツチングが終了しゲート電極が形成されると、ゲ
ート電極が基板１１から電気的に完全に分離され
てしまうので、ゲート電極中の電荷は逃げ場を失
う。通常は、エツチング終了後も30〜50〔％〕の
オーバエツチングが必要であり、このオーバエツ
チング中にゲート絶縁膜１３中の電界が益々増大
し、ついには静電破壊を招きゲート絶縁膜１３の
絶縁不良を生じる。実際、ゲート電極中の電荷は
絶縁膜１３中の破壊電圧の低い部分に集中して流
れるため、この部分を著しく劣化させ製造歩留り
を著しく低下させる結果となつた。
おけるゲート絶縁膜１３の絶縁破壊を未然に防止
することができる。すなわち、従来方法では前記
多結晶シリコン膜１５を所定形状にエツチング加
工する際、エツチングガス中のCl+、Cl2 +、F+等
のイオンが多結晶シリコン膜１５に溜まり、ゲー
ト絶縁膜１３中に大きな電界を生じる。また、エ
ツチングが終了しゲート電極が形成されると、ゲ
ート電極が基板１１から電気的に完全に分離され
てしまうので、ゲート電極中の電荷は逃げ場を失
う。通常は、エツチング終了後も30〜50〔％〕の
オーバエツチングが必要であり、このオーバエツ
チング中にゲート絶縁膜１３中の電界が益々増大
し、ついには静電破壊を招きゲート絶縁膜１３の
絶縁不良を生じる。実際、ゲート電極中の電荷は
絶縁膜１３中の破壊電圧の低い部分に集中して流
れるため、この部分を著しく劣化させ製造歩留り
を著しく低下させる結果となつた。
しかるに本実施例では、前記第２図ｄに示した
ように多結晶シリコン膜１５からなるゲート電極
の一部分が、PN接合１６を介してＰ型シリコン
基板１１に接しているため、エツチング時に生じ
る電荷は基板１１に容易に流れる。したがつて、
ゲート絶縁膜１３中の電界が異常に大きくなり、
ゲート絶縁膜１３が絶縁破壊を起こす等の問題は
生じない。
ように多結晶シリコン膜１５からなるゲート電極
の一部分が、PN接合１６を介してＰ型シリコン
基板１１に接しているため、エツチング時に生じ
る電荷は基板１１に容易に流れる。したがつて、
ゲート絶縁膜１３中の電界が異常に大きくなり、
ゲート絶縁膜１３が絶縁破壊を起こす等の問題は
生じない。
また、本実施例では多結晶シリコン膜１４から
なるゲート電極がPN接合のＮ型領域に接続され
ており、またＮ型の多結晶シリコンを形成する以
前にボロンのイオン注入によりP+層を形成して
いるため、例えば上記実施例は３〜4V程度の低
い逆方向耐圧が得られておりゲートのバイアスが
３〜4V以上になればPN接合１６がアバランチエ
ブレークダウンを生じエツチング中に帯電する電
荷をすみやかに基板に流してしまう。又100Åの
酸化膜の絶縁破壊耐圧は約10Vなので３〜4Vの
PN接合の逆方向耐圧は十分安全を保障できる値
である。更に例えば動作中にゲート電極が基板１
１に対し負に帯電した場合、上記PN接合が順方
向にバイアスされ電荷は容易に基板１１に流れ
る。
なるゲート電極がPN接合のＮ型領域に接続され
ており、またＮ型の多結晶シリコンを形成する以
前にボロンのイオン注入によりP+層を形成して
いるため、例えば上記実施例は３〜4V程度の低
い逆方向耐圧が得られておりゲートのバイアスが
３〜4V以上になればPN接合１６がアバランチエ
ブレークダウンを生じエツチング中に帯電する電
荷をすみやかに基板に流してしまう。又100Åの
酸化膜の絶縁破壊耐圧は約10Vなので３〜4Vの
PN接合の逆方向耐圧は十分安全を保障できる値
である。更に例えば動作中にゲート電極が基板１
１に対し負に帯電した場合、上記PN接合が順方
向にバイアスされ電荷は容易に基板１１に流れ
る。
第４図及び第５図はそれぞれ他の実施例の要部
構成を示す断面図である。なお、第２図ａ〜ｅと
同一部分には同一付号は付して、その詳しい説明
は省略する。第４図に示す実施例では、ゲート電
極用多結晶シリコン膜１５をPN接合１６のN+拡
散層１５′の一部が露出するようエツチング加工
し、拡散層１５′の露出した部分に絶縁膜１８の
コンタクトホールを介してAl配線膜１９を接続
するようにしている。また、第５図に示す実施例
では、ゲート電極用多結晶シリコン膜１５はN+
拡散層１５′の全面を覆うように形成されている
が、このN+拡散層１５′をフイールド酸化膜１２
下に設けられたN+拡散層２０を介して基板１１
の表面に設けられたN+拡散層２１に接続してい
る。そして、このN+拡散層２１に絶縁膜１８の
コンタクトホールを介してAl配線膜１９を接続
するようにしている。この場合には、ゲート電極
を形成する以前に少なくともマスク合わせ工程を
１回追加し、拡散層２０，２１を形成するための
イオン注入或いは拡散を行う必要がある。
構成を示す断面図である。なお、第２図ａ〜ｅと
同一部分には同一付号は付して、その詳しい説明
は省略する。第４図に示す実施例では、ゲート電
極用多結晶シリコン膜１５をPN接合１６のN+拡
散層１５′の一部が露出するようエツチング加工
し、拡散層１５′の露出した部分に絶縁膜１８の
コンタクトホールを介してAl配線膜１９を接続
するようにしている。また、第５図に示す実施例
では、ゲート電極用多結晶シリコン膜１５はN+
拡散層１５′の全面を覆うように形成されている
が、このN+拡散層１５′をフイールド酸化膜１２
下に設けられたN+拡散層２０を介して基板１１
の表面に設けられたN+拡散層２１に接続してい
る。そして、このN+拡散層２１に絶縁膜１８の
コンタクトホールを介してAl配線膜１９を接続
するようにしている。この場合には、ゲート電極
を形成する以前に少なくともマスク合わせ工程を
１回追加し、拡散層２０，２１を形成するための
イオン注入或いは拡散を行う必要がある。
第４図及び第５図に示す実施例では、先に説明
した実施例と同様の効果を奏するのは勿論、電源
線に乗つて外部から入つてくるサージ電圧に対し
てもメモリキヤパシタ部のゲート絶縁膜１３の絶
縁破壊を防止することができる。すなわち、Al
配線膜１９とN+拡散層１５′とのコンタクトに対
しrcのコンタクト抵抗がある場合、先の実施例で
はAl配線膜１９がゲート電極に直接接続される
ため、その等価回路は第６図ａに示す如くなり、
外部からのサージ電圧に対し無防備である。これ
に対し本実施例ではAl配線膜１９がコンタクト
抵抗rcを介してゲート電極に接続されるため、そ
の等価回路は第６図ｂに示す如くなり、ゲート電
極に印加される電圧がPN接合の逆方向耐圧を上
まわることはない。したがつて、前記N+拡散層
１５′及びP+拡散層１６からなるPN接合の逆方
向耐圧をゲート絶縁膜１３の耐圧よりも低く設定
しておけば、電源線からのサージ電圧に対しても
ゲート絶縁膜１３の絶縁破壊を招くことはない。
した実施例と同様の効果を奏するのは勿論、電源
線に乗つて外部から入つてくるサージ電圧に対し
てもメモリキヤパシタ部のゲート絶縁膜１３の絶
縁破壊を防止することができる。すなわち、Al
配線膜１９とN+拡散層１５′とのコンタクトに対
しrcのコンタクト抵抗がある場合、先の実施例で
はAl配線膜１９がゲート電極に直接接続される
ため、その等価回路は第６図ａに示す如くなり、
外部からのサージ電圧に対し無防備である。これ
に対し本実施例ではAl配線膜１９がコンタクト
抵抗rcを介してゲート電極に接続されるため、そ
の等価回路は第６図ｂに示す如くなり、ゲート電
極に印加される電圧がPN接合の逆方向耐圧を上
まわることはない。したがつて、前記N+拡散層
１５′及びP+拡散層１６からなるPN接合の逆方
向耐圧をゲート絶縁膜１３の耐圧よりも低く設定
しておけば、電源線からのサージ電圧に対しても
ゲート絶縁膜１３の絶縁破壊を招くことはない。
なお、本発明は上述した各実施例に限定される
ものではない。例えばPN接合１６を形成する為
のＮ型不純物は、多結晶シリコンからの拡散で導
入する場合についてのみ述べたが、これは多結晶
シリコンを形成する以前に行つてもよい。例えば
第２図ｂの段階でAsのイオン注入を行つてもよ
い。そして、その後As又はＰ（リン）をドープし
た多結晶シリコンを堆積すれば良い。
ものではない。例えばPN接合１６を形成する為
のＮ型不純物は、多結晶シリコンからの拡散で導
入する場合についてのみ述べたが、これは多結晶
シリコンを形成する以前に行つてもよい。例えば
第２図ｂの段階でAsのイオン注入を行つてもよ
い。そして、その後As又はＰ（リン）をドープし
た多結晶シリコンを堆積すれば良い。
又第１の実施例では1000℃のアニールを多結晶
シリコンにイオン注入した後に行つているが、こ
れは、イオン注入した不純物を活性化するために
行つているもので、不純物をドープした多結晶シ
リコンを用いる場合は必ずしも必要ではない。又
この様な場合ボロンイオン注入（第２図ｂ）の直
後にアニールを行つてもよい。又実験的には必ず
しもアニール工程を入れなくても絶縁破壊防止の
効果が得られることが分つている。それはアニー
ルを行わないPN接合は逆方向のリーク電流が多
く、多結晶シリコン電極１５の帯電を妨げるから
と考えられる。従つてこのアニール工程は省略し
てもよい。又、PN接合面は基板表面に位置して
もよく、又、P+層を選択エピによつて開口部上
に設けその後、リンやAsドープの多結晶シリコ
ンを被着する様にしてもよい。
シリコンにイオン注入した後に行つているが、こ
れは、イオン注入した不純物を活性化するために
行つているもので、不純物をドープした多結晶シ
リコンを用いる場合は必ずしも必要ではない。又
この様な場合ボロンイオン注入（第２図ｂ）の直
後にアニールを行つてもよい。又実験的には必ず
しもアニール工程を入れなくても絶縁破壊防止の
効果が得られることが分つている。それはアニー
ルを行わないPN接合は逆方向のリーク電流が多
く、多結晶シリコン電極１５の帯電を妨げるから
と考えられる。従つてこのアニール工程は省略し
てもよい。又、PN接合面は基板表面に位置して
もよく、又、P+層を選択エピによつて開口部上
に設けその後、リンやAsドープの多結晶シリコ
ンを被着する様にしてもよい。
又、Al配線（第２図ｅ）が例えば電源電圧の
5Vにバイアスされ前記逆方向耐圧を上回わる場
合多結晶シリコンのエツチング時のPN接合耐圧
のみ低い値（３〜4V）に保ちその後、ウエハー
が最終工程に到るまでの間の熱工程でこの部分
（P+層）の不純物を拡散させ最終的には７〜8Vの
耐圧を得る様にすることも可能である。
5Vにバイアスされ前記逆方向耐圧を上回わる場
合多結晶シリコンのエツチング時のPN接合耐圧
のみ低い値（３〜4V）に保ちその後、ウエハー
が最終工程に到るまでの間の熱工程でこの部分
（P+層）の不純物を拡散させ最終的には７〜8Vの
耐圧を得る様にすることも可能である。
又、多結晶シリコンのエツチング時の静電破壊
を防止する目的であれば例えば第７図に示した様
に、多結晶シリコンのパターニング後PN接合に
接続する多結晶シリコンをキヤパシタ電極を形成
する多結晶シリコンから切り離してもよい。この
時のエツチングは帯電効果の少いエツチング液に
よるエツチングや等方的なプラズマエツチングな
どを用いればよい。
を防止する目的であれば例えば第７図に示した様
に、多結晶シリコンのパターニング後PN接合に
接続する多結晶シリコンをキヤパシタ電極を形成
する多結晶シリコンから切り離してもよい。この
時のエツチングは帯電効果の少いエツチング液に
よるエツチングや等方的なプラズマエツチングな
どを用いればよい。
又、以上の説明はＰ型基板の場合についてのみ
述べたがＮ型基板やあるいはCMOS構造の基板
にも同様に適用可能である。また、メモリセル構
造は１トランジスタ素子・１容量素子のものに限
定されるものではなく、MOSキヤパシタを必要
とする各種のメモリセルに適用できるのは勿論の
ことである。その他本発明の要旨を逸脱しない範
囲で種々変形して実施することが出来る。
述べたがＮ型基板やあるいはCMOS構造の基板
にも同様に適用可能である。また、メモリセル構
造は１トランジスタ素子・１容量素子のものに限
定されるものではなく、MOSキヤパシタを必要
とする各種のメモリセルに適用できるのは勿論の
ことである。その他本発明の要旨を逸脱しない範
囲で種々変形して実施することが出来る。
第１図は従来一般的なダイナミツクメモリセル
を示す回路構成図、第２図ａ〜ｅは本発明の一実
施例に係わる半導体記憶装置製造工程を示す断面
図、第３図は上記実施例のメモリセル配列構造を
示す平面図、第４図、第５図及び第７図はそれぞ
れ他の実施例の要部構成を示す断面図、第６図
ａ，ｂは上記各実施例の作用を説明するための等
価回路図である。図において、 １……トランジスタ素子、２……容量素子、３
……ワードライン、４……ビツトライン、１１…
…シリコン基板（半導体基板）、１２……フイー
ルド酸化膜、１５……多結晶シリコン膜、１５′
……N+拡散層（逆導電型領域）、１６……PN接
合、１８……絶縁膜、１９……Al配線膜、２０，
２１……N+拡散層。
を示す回路構成図、第２図ａ〜ｅは本発明の一実
施例に係わる半導体記憶装置製造工程を示す断面
図、第３図は上記実施例のメモリセル配列構造を
示す平面図、第４図、第５図及び第７図はそれぞ
れ他の実施例の要部構成を示す断面図、第６図
ａ，ｂは上記各実施例の作用を説明するための等
価回路図である。図において、 １……トランジスタ素子、２……容量素子、３
……ワードライン、４……ビツトライン、１１…
…シリコン基板（半導体基板）、１２……フイー
ルド酸化膜、１５……多結晶シリコン膜、１５′
……N+拡散層（逆導電型領域）、１６……PN接
合、１８……絶縁膜、１９……Al配線膜、２０，
２１……N+拡散層。
Claims (1)
- 【特許請求の範囲】 １ トランジスタ素子及び容量素子からなるダイ
ナミツクメモリセルを複数個集積化してなる半導
体記憶装置において、前記メモリセルの容量素子
は半導体基板及び該基板上に絶縁膜を介して設け
られた導電膜から形成され、かつこの導電膜はそ
の延在部が前記半導体基板にPN接合を介して接
続され、このPN接合面と基板間に基板と同導電
型の高不純物濃度領域が設けられたことを特徴と
する半導体記憶装置。 ２ 半導体基板と該基板表面の逆導電型拡散層に
よりPN接合が形成された事を特徴とする前記特
許請求の範囲第１項記載の半導体記憶装置。 ３ PN接合はその逆方向耐圧が前記絶縁膜の耐
圧以下に設定された事を特徴とする前記特許請求
の範囲第１項記載の半導体記憶装置。 ４ トランジスタ素子及び容量素子からなるダイ
ナミツクメモリセルを複数個集積化して半導体記
憶装置を製造する方法において、半導体基板上に
前記メモリセルの容量素子を構成するための絶縁
膜を基板表面が一部露出するよう形成する工程
と、該露出部に基板と同導電型の高不純物濃度領
域を形成する工程と、基板と逆導電型不純物を添
加した導電膜を全面に形成する工程と、しかる後
所望のマスクを用い前記導電膜をエツチング加工
する工程とを備えた事を特徴とする半導体記憶装
置の製造方法。 ５ 基板に形成された前記高不純物濃度領域内に
絶縁膜の基板露出部から基板と逆導電型不純物を
拡散する事を特徴とする前記特許請求の範囲第４
項記載の半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227429A JPS59121869A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置及びその製造方法 |
| DE8383303603T DE3380582D1 (en) | 1982-06-30 | 1983-06-22 | Dynamic semiconductor memory and manufacturing method thereof |
| EP83303603A EP0102696B1 (en) | 1982-06-30 | 1983-06-22 | Dynamic semiconductor memory and manufacturing method thereof |
| US06/506,593 US4543597A (en) | 1982-06-30 | 1983-06-22 | Dynamic semiconductor memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227429A JPS59121869A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121869A JPS59121869A (ja) | 1984-07-14 |
| JPH0338750B2 true JPH0338750B2 (ja) | 1991-06-11 |
Family
ID=16860710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227429A Granted JPS59121869A (ja) | 1982-06-30 | 1982-12-28 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121869A (ja) |
-
1982
- 1982-12-28 JP JP57227429A patent/JPS59121869A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121869A (ja) | 1984-07-14 |
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