JPH0450751B2 - - Google Patents
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- JPH0450751B2 JPH0450751B2 JP57112970A JP11297082A JPH0450751B2 JP H0450751 B2 JPH0450751 B2 JP H0450751B2 JP 57112970 A JP57112970 A JP 57112970A JP 11297082 A JP11297082 A JP 11297082A JP H0450751 B2 JPH0450751 B2 JP H0450751B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- film
- insulating film
- conductive film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ダイナミツクメモリセルを用いた半
導体記憶装置及びその製造方法に関する。
導体記憶装置及びその製造方法に関する。
従来、半導体記憶装置としては、第１図に示す
如き１トランジスタ素子１及び１容量素子２から
なるダイナミツクメモリセルを集積化したものが
広く用いられている。なお、図中３はワードライ
ン、４はピツトラインを示している。
如き１トランジスタ素子１及び１容量素子２から
なるダイナミツクメモリセルを集積化したものが
広く用いられている。なお、図中３はワードライ
ン、４はピツトラインを示している。
この種のメモリセルの容量素子２はMOSキヤ
パシタで構成されることが多く、キヤパシタ部の
ゲート絶縁膜は、例えば64KビツトＤ−RAMで
は300〜500〔〓〕、256KビツトＤ−RAMでは約
200〔〓〕、1MビツトＤ−RAMでは100〔〓〕以下
の膜厚になると云われている。そして、このよう
に薄い絶縁膜を用いた場合、その耐圧不良が製品
の歩留りを決定する大きな要因となつている。
パシタで構成されることが多く、キヤパシタ部の
ゲート絶縁膜は、例えば64KビツトＤ−RAMで
は300〜500〔〓〕、256KビツトＤ−RAMでは約
200〔〓〕、1MビツトＤ−RAMでは100〔〓〕以下
の膜厚になると云われている。そして、このよう
に薄い絶縁膜を用いた場合、その耐圧不良が製品
の歩留りを決定する大きな要因となつている。
MOSキヤパシタにおける絶縁膜の耐圧不良の
原因は、絶縁膜形成時の不純物混入や絶縁膜自身
の不良によるものが多いが、それ以外に製造プロ
セス中に生じる静電破壊による不良も重要となつ
ている。特に、荷電粒子を用いてエツチング加工
するリアクテイブ・イオン・エツチング（RIE）
やスパツタエツチング等、微細加工に不可決なエ
ツチング技術が用いられるようになると、このエ
ツチングプロセス中における絶縁膜の静電破壊が
重要な不良モードとなつてきた。また、回路動作
中に電源ラインに入つてくるノイズによつて静電
破壊を生じると云う問題もあり、この問題は特に
ゲート絶縁膜が100〜200〔Å〕と薄くなる程顕著
となる。
原因は、絶縁膜形成時の不純物混入や絶縁膜自身
の不良によるものが多いが、それ以外に製造プロ
セス中に生じる静電破壊による不良も重要となつ
ている。特に、荷電粒子を用いてエツチング加工
するリアクテイブ・イオン・エツチング（RIE）
やスパツタエツチング等、微細加工に不可決なエ
ツチング技術が用いられるようになると、このエ
ツチングプロセス中における絶縁膜の静電破壊が
重要な不良モードとなつてきた。また、回路動作
中に電源ラインに入つてくるノイズによつて静電
破壊を生じると云う問題もあり、この問題は特に
ゲート絶縁膜が100〜200〔Å〕と薄くなる程顕著
となる。
本発明の目的は、製造プロセス中及び回路動作
中におけるMOSキヤパシタを構成する薄い絶縁
膜の静電破壊を防止することができ、素子信頼性
の向上及び製造歩留りの向上をはかり得る半導体
記憶装置を提供することにある。
中におけるMOSキヤパシタを構成する薄い絶縁
膜の静電破壊を防止することができ、素子信頼性
の向上及び製造歩留りの向上をはかり得る半導体
記憶装置を提供することにある。
また、本発明の他の目的は、上記素子信頼性及
び製造歩留りの向上をはかり得る半導体記憶装置
を、特殊なプロセスを要することなく簡易に実現
し得る半導体記憶装置の製造方法を提供すること
にある。
び製造歩留りの向上をはかり得る半導体記憶装置
を、特殊なプロセスを要することなく簡易に実現
し得る半導体記憶装置の製造方法を提供すること
にある。
本発明の骨子は、メモリキヤパシタを構成する
導体膜の一部を、半導体基板表面に設けられた該
基板と逆導電型の領域に直接接触させ、導電膜中
に生じる異常電荷の逃げ場を作ることにある。
導体膜の一部を、半導体基板表面に設けられた該
基板と逆導電型の領域に直接接触させ、導電膜中
に生じる異常電荷の逃げ場を作ることにある。
すなわち本発明は、トランジスタ素子及び容量
素子からなるダイナミツクメモリセルを複数個集
積化してなる半導体記憶装置において、上記メモ
リセルの容量素子を半導体基板及び該基板上に絶
縁膜を介して設けられた共通電極となる導電膜で
構成し、かつ上記導電膜の一部を上記半導体基板
の表面に設けられた該基板と逆導電型の領域に直
接接続するようにしたものである。
素子からなるダイナミツクメモリセルを複数個集
積化してなる半導体記憶装置において、上記メモ
リセルの容量素子を半導体基板及び該基板上に絶
縁膜を介して設けられた共通電極となる導電膜で
構成し、かつ上記導電膜の一部を上記半導体基板
の表面に設けられた該基板と逆導電型の領域に直
接接続するようにしたものである。
また、本発明は上記半導体記憶装置を製造する
に際し、半導体基板上に前記メモリセルの容量素
子を構成するための絶縁膜を基板表面が一部露出
するよう形成したのち、全面に共通電極となる導
電膜を形成し、次いで所望のマスクを用い導電膜
を選択エツチングすると共に該導電膜の一部を前
記露出した基板表面に残存せしめ、さらに前記露
出した基板表面に該基板と逆導電型を作る不純物
をドーピングするようにした方法である。
に際し、半導体基板上に前記メモリセルの容量素
子を構成するための絶縁膜を基板表面が一部露出
するよう形成したのち、全面に共通電極となる導
電膜を形成し、次いで所望のマスクを用い導電膜
を選択エツチングすると共に該導電膜の一部を前
記露出した基板表面に残存せしめ、さらに前記露
出した基板表面に該基板と逆導電型を作る不純物
をドーピングするようにした方法である。
本発明によれば、メモリセルの容量素子を構成
する導電膜に異常電荷が発生したとしても、この
電荷を半導体基板表面に形成した逆導電型領域を
介して速やかに逃がすことができる。このため、
製造プロセス中及び回路動作中におけるメモリキ
ヤパシタ部の薄い絶縁膜の静電破壊による不良発
生率を著しく低下させることができ、従つて素子
信頼性及び製造歩留りの大幅な向上をはかり得
る。
する導電膜に異常電荷が発生したとしても、この
電荷を半導体基板表面に形成した逆導電型領域を
介して速やかに逃がすことができる。このため、
製造プロセス中及び回路動作中におけるメモリキ
ヤパシタ部の薄い絶縁膜の静電破壊による不良発
生率を著しく低下させることができ、従つて素子
信頼性及び製造歩留りの大幅な向上をはかり得
る。
第２図ａ〜ｅは本発明の一実施例に係わる半導
体記憶装置製造工程を示す断面図である。なお、
この図では多数個のメモリキヤパシタが形成され
る場合を示し、さらに簡単化のためスイツチ用ト
ランジスタ素子の形成工程は省略する。第２図ａ
は、例えばＰ型シリコン基板１１上に素子分離の
ためのフイールド酸化膜１２を形成したのち、キ
ヤパシタ用の薄いゲート絶縁膜１３が100〔Å〕程
度形成された状態である。ここで、ゲート絶縁膜
１３としては熱酸化膜、熱窒化膜、その他いかな
る絶縁膜であつてもよい。
体記憶装置製造工程を示す断面図である。なお、
この図では多数個のメモリキヤパシタが形成され
る場合を示し、さらに簡単化のためスイツチ用ト
ランジスタ素子の形成工程は省略する。第２図ａ
は、例えばＰ型シリコン基板１１上に素子分離の
ためのフイールド酸化膜１２を形成したのち、キ
ヤパシタ用の薄いゲート絶縁膜１３が100〔Å〕程
度形成された状態である。ここで、ゲート絶縁膜
１３としては熱酸化膜、熱窒化膜、その他いかな
る絶縁膜であつてもよい。
第２図ａに示す状態の試料にマスク合わせを施
し、前記ゲート絶縁膜１３の一部をエツチング除
去する。次いで、全面に第２図ｂに示す如くゲー
ト電極材料となる多結晶シリコン膜１４を堆積す
る。その後、POC3中で拡散を行うことにより
多結晶シリコン膜１４に燐を拡散し、この多結晶
シリコン膜１４の層抵抗を20〜50〔Ω／□〕に下
げる。このとき、前記ゲート絶縁膜１３を除去し
た基板表面には、燐拡散により第２図ｃに示す如
くN+拡散層１５が形成される。つまり、Ｐ型シ
リコン基板１１とその一部表面のN+拡散層１５
とによりPN接合が形成されることになる。
し、前記ゲート絶縁膜１３の一部をエツチング除
去する。次いで、全面に第２図ｂに示す如くゲー
ト電極材料となる多結晶シリコン膜１４を堆積す
る。その後、POC3中で拡散を行うことにより
多結晶シリコン膜１４に燐を拡散し、この多結晶
シリコン膜１４の層抵抗を20〜50〔Ω／□〕に下
げる。このとき、前記ゲート絶縁膜１３を除去し
た基板表面には、燐拡散により第２図ｃに示す如
くN+拡散層１５が形成される。つまり、Ｐ型シ
リコン基板１１とその一部表面のN+拡散層１５
とによりPN接合が形成されることになる。
次に、第２図ｄに示す如く多結晶シリコン膜１
４上に所望パターンにフオトレジスト１６を形成
し、このレジスト１６をマスクとして多結晶シリ
コン膜１４を選択エツチングする。このエツチン
グには、例えばＣ2やCxFyＣz等のＣを含む
ガスを使用するRIE法を用いればよい。次いで、
レジスト１６を除去したのち、第２図ｅに示す如
く絶縁膜１７及び絶縁膜１７のコンタクトホール
を介して多結晶シリコン膜１４に接続されるＡ
配線膜１８を形成する。さらに、図示しないスイ
ツチ用トランジスタ素子を形成することによつ
て、ダイナミツクメモリセルが作成されることに
なる。なお、上記Ａ配線膜１８には電源電圧
（例えば5V）が印加されるか、或いは接地電位が
与えられるものとなつている。
４上に所望パターンにフオトレジスト１６を形成
し、このレジスト１６をマスクとして多結晶シリ
コン膜１４を選択エツチングする。このエツチン
グには、例えばＣ2やCxFyＣz等のＣを含む
ガスを使用するRIE法を用いればよい。次いで、
レジスト１６を除去したのち、第２図ｅに示す如
く絶縁膜１７及び絶縁膜１７のコンタクトホール
を介して多結晶シリコン膜１４に接続されるＡ
配線膜１８を形成する。さらに、図示しないスイ
ツチ用トランジスタ素子を形成することによつ
て、ダイナミツクメモリセルが作成されることに
なる。なお、上記Ａ配線膜１８には電源電圧
（例えば5V）が印加されるか、或いは接地電位が
与えられるものとなつている。
第３図は上記作成されたダイナミツクメモリセ
ルの配列の一例を示す平面図であり、前記多結晶
シリコン膜１４は前記N+拡散層１５を完全に覆
うように形成されている。これは、RIE法で多結
晶シリコン膜１４をエツチングするに際し、シリ
コン基板１１のエツチングを防ぐためである。な
お、第４図から分かるように、多結晶シリコン膜
１４は複数のセルに共通接続される共通電極をな
し、またN+拡散層１５は素子領域の外に形成さ
れている。
ルの配列の一例を示す平面図であり、前記多結晶
シリコン膜１４は前記N+拡散層１５を完全に覆
うように形成されている。これは、RIE法で多結
晶シリコン膜１４をエツチングするに際し、シリ
コン基板１１のエツチングを防ぐためである。な
お、第４図から分かるように、多結晶シリコン膜
１４は複数のセルに共通接続される共通電極をな
し、またN+拡散層１５は素子領域の外に形成さ
れている。
かくして本実施例によれば、製造プロセス中に
おけるゲート絶縁膜１３の絶縁破壊を未然に防止
することができる。すなわち、従来方法では前記
多結晶シリコン膜１４を所定形状にエツチング加
工する際、エツチングガス中のＣ+，Ｃ2 +，
F+等のイオンが多結晶シリコン膜１４に溜まり、
ゲート絶縁膜１３中に大きな電界を生じる。ま
た、エツチングが終了しゲート電極が形成される
と、ゲート電極が基板１１から電気的に完全に分
離されてしまうので、ゲート電極中の電荷は逃げ
場を失う。通常は、エツチング終了後も30〜50
〔％〕のオーバエツチングが必要であり、このオ
ーバエツチング中にゲート絶縁膜１３中の電界が
益々増大し、ついには静電破壊を招きゲート絶縁
膜１３の絶縁不良を生じる。実際、ゲート電極中
の電荷は絶縁膜１３中の破壊電圧の低い部分に集
中して流れるため、この部分を著しく劣化させ製
造歩留りを著しく低下させる結果となつた。
おけるゲート絶縁膜１３の絶縁破壊を未然に防止
することができる。すなわち、従来方法では前記
多結晶シリコン膜１４を所定形状にエツチング加
工する際、エツチングガス中のＣ+，Ｃ2 +，
F+等のイオンが多結晶シリコン膜１４に溜まり、
ゲート絶縁膜１３中に大きな電界を生じる。ま
た、エツチングが終了しゲート電極が形成される
と、ゲート電極が基板１１から電気的に完全に分
離されてしまうので、ゲート電極中の電荷は逃げ
場を失う。通常は、エツチング終了後も30〜50
〔％〕のオーバエツチングが必要であり、このオ
ーバエツチング中にゲート絶縁膜１３中の電界が
益々増大し、ついには静電破壊を招きゲート絶縁
膜１３の絶縁不良を生じる。実際、ゲート電極中
の電荷は絶縁膜１３中の破壊電圧の低い部分に集
中して流れるため、この部分を著しく劣化させ製
造歩留りを著しく低下させる結果となつた。
しかるに本実施例では、前記第２図ｄに示した
ように多結晶シリコン膜１４からなるゲート電極
の一部分が、N+拡散層１５を介してＰ型シリコ
ン基板１１に接しているため、エツチング時に生
じる電荷は基板１１に容易に流れる。したがつ
て、ゲート絶縁膜１３中の電界が異常に大きくな
り、ゲート絶縁膜１３が絶縁破壊を起こす等の問
題は生じない。
ように多結晶シリコン膜１４からなるゲート電極
の一部分が、N+拡散層１５を介してＰ型シリコ
ン基板１１に接しているため、エツチング時に生
じる電荷は基板１１に容易に流れる。したがつ
て、ゲート絶縁膜１３中の電界が異常に大きくな
り、ゲート絶縁膜１３が絶縁破壊を起こす等の問
題は生じない。
また、本実施例では多結晶シリコン膜１４から
なるゲート電極がPN接合のＮ型領域に接続され
ているため、ゲート電極が基板１１に対し負に帯
電した場合、上記PN接合が順方向にバイアスさ
れ電荷は容易に基板１１に流れる。逆に、ゲート
電極が基板１１に対し帯電した場合、PN接合は
逆方向にバイアスされるが、逆方向の電流は僅か
なバイアス電圧に対しても10-2〜10-3〔Ａ〕程度
流れるので、エツチング中に帯電する電荷を基板
１１に流すには十分である。ただし、エツチング
プロセスの信頼性をより向上させるには、前記
PNの逆方向耐圧をゲート絶縁膜１３の耐圧より
低い値に設定しておけばよい。例えば、ゲート絶
縁膜１３として膜厚100〔Å〕の熱酸化膜を用いた
場合、この酸化膜の耐圧は、10〔Ｖ〕程度である
ので、PN接合の逆方向耐圧を10〔Ｖ〕以下、例
えば８〔Ｖ〕にしておけばよい。この程度の耐圧
特性は、前記N+拡散層１５を形成する際、PN接
合の接合深さを小さくすればよく、十分達成可能
な範囲である。
なるゲート電極がPN接合のＮ型領域に接続され
ているため、ゲート電極が基板１１に対し負に帯
電した場合、上記PN接合が順方向にバイアスさ
れ電荷は容易に基板１１に流れる。逆に、ゲート
電極が基板１１に対し帯電した場合、PN接合は
逆方向にバイアスされるが、逆方向の電流は僅か
なバイアス電圧に対しても10-2〜10-3〔Ａ〕程度
流れるので、エツチング中に帯電する電荷を基板
１１に流すには十分である。ただし、エツチング
プロセスの信頼性をより向上させるには、前記
PNの逆方向耐圧をゲート絶縁膜１３の耐圧より
低い値に設定しておけばよい。例えば、ゲート絶
縁膜１３として膜厚100〔Å〕の熱酸化膜を用いた
場合、この酸化膜の耐圧は、10〔Ｖ〕程度である
ので、PN接合の逆方向耐圧を10〔Ｖ〕以下、例
えば８〔Ｖ〕にしておけばよい。この程度の耐圧
特性は、前記N+拡散層１５を形成する際、PN接
合の接合深さを小さくすればよく、十分達成可能
な範囲である。
第４図及び第５図はそれぞれ他の実施例の要部
構成を示す断面図である。なお、第２図ａ〜ｅと
同一部分には同一符号を付して、その詳しい説明
は省略する。第４図に示す実施例では、ゲート電
極用多結晶シリコン膜１４をN+拡散層１５の一
部が露出するようエツチング加工し、拡散層１５
の露出した部分に絶縁膜１７のコンタクトホール
を介してＡ配線膜１８を接続するようにしてい
る。また、第５図に示す実施例では、ゲート電極
用多結晶シリコン膜１４はN+拡散層１５の全面
を覆うように形成されているが、このN+拡散層
１５をフイールド酸化膜１２下に設けられたN+
拡散層１９を介して基板１１の表面に設けられた
N+拡散層２０に接続している。そして、このN+
拡散層２０に絶縁膜１７のコンタクトホールを介
してＡ配線膜１８を接続するようにしている。
この場合には、ゲート電極を形成する以前に少な
くともマスク合わせ工程を１回追加し、拡散層１
９，２０を形成するためのイオン注入或いは拡散
を行う必要がある。
構成を示す断面図である。なお、第２図ａ〜ｅと
同一部分には同一符号を付して、その詳しい説明
は省略する。第４図に示す実施例では、ゲート電
極用多結晶シリコン膜１４をN+拡散層１５の一
部が露出するようエツチング加工し、拡散層１５
の露出した部分に絶縁膜１７のコンタクトホール
を介してＡ配線膜１８を接続するようにしてい
る。また、第５図に示す実施例では、ゲート電極
用多結晶シリコン膜１４はN+拡散層１５の全面
を覆うように形成されているが、このN+拡散層
１５をフイールド酸化膜１２下に設けられたN+
拡散層１９を介して基板１１の表面に設けられた
N+拡散層２０に接続している。そして、このN+
拡散層２０に絶縁膜１７のコンタクトホールを介
してＡ配線膜１８を接続するようにしている。
この場合には、ゲート電極を形成する以前に少な
くともマスク合わせ工程を１回追加し、拡散層１
９，２０を形成するためのイオン注入或いは拡散
を行う必要がある。
第４図及び第５図に示す実施例では、先に説明
した実施例と同様の効果を奏するのは勿論、電源
線に乗つて外部から入つてくるサージ電圧に対し
てもメモリキヤパシタ部のゲート絶縁膜１３の絶
縁破壊を防止することができる。すなわち、Ａ
配線膜１８とN+拡散層１５とのコンタクトに対
しrcのコンタクト抵抗がある場合、先の実施例で
はＡ配線膜１８がゲート電極に直接接続される
ため、その等価回路は第６図ａに示す如くなり、
外部からのサージ電圧に対し無防備である。これ
に対し本実施例ではＡ配線膜１８がコンタクト
抵抗rcを介してゲート電極に接続されるため、そ
の等価回路は第６図ｂに示す如くなり、ゲート電
極に印加される電圧がPN接合の逆方向耐圧を上
まわることはない。したがつて、前記N+拡散層
１５及びＰ型シリコン基板１１からなるPN接合
の逆方向耐圧をゲート絶縁膜１３の耐圧よりも低
く設定しておけば、電源線からのサージ電圧に対
してもゲート絶縁膜１３の絶縁破壊を招くことは
ない。
した実施例と同様の効果を奏するのは勿論、電源
線に乗つて外部から入つてくるサージ電圧に対し
てもメモリキヤパシタ部のゲート絶縁膜１３の絶
縁破壊を防止することができる。すなわち、Ａ
配線膜１８とN+拡散層１５とのコンタクトに対
しrcのコンタクト抵抗がある場合、先の実施例で
はＡ配線膜１８がゲート電極に直接接続される
ため、その等価回路は第６図ａに示す如くなり、
外部からのサージ電圧に対し無防備である。これ
に対し本実施例ではＡ配線膜１８がコンタクト
抵抗rcを介してゲート電極に接続されるため、そ
の等価回路は第６図ｂに示す如くなり、ゲート電
極に印加される電圧がPN接合の逆方向耐圧を上
まわることはない。したがつて、前記N+拡散層
１５及びＰ型シリコン基板１１からなるPN接合
の逆方向耐圧をゲート絶縁膜１３の耐圧よりも低
く設定しておけば、電源線からのサージ電圧に対
してもゲート絶縁膜１３の絶縁破壊を招くことは
ない。
なお、本発明は上述した各実施例に限定される
ものではない。例えば、前記N+拡散層の形成は
前記多結晶シリコン膜のエツチング加工前に行う
必要はなく、エツチング加工後に行うようにして
もよい。さらに、不純物ドーピングの方法として
はPOC3中の拡散に限らず、イオン注入或いは
予め不純物のドープされた結結晶シリコン膜を用
いるようにすればよい。また、メモリセル構造は
１トランジスタ素子・１容量素子のものに限定さ
れるものではなく、MOSキヤパシタを必要とす
る各種のメモリセルに適用できるのは、勿論のこ
とである。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
ものではない。例えば、前記N+拡散層の形成は
前記多結晶シリコン膜のエツチング加工前に行う
必要はなく、エツチング加工後に行うようにして
もよい。さらに、不純物ドーピングの方法として
はPOC3中の拡散に限らず、イオン注入或いは
予め不純物のドープされた結結晶シリコン膜を用
いるようにすればよい。また、メモリセル構造は
１トランジスタ素子・１容量素子のものに限定さ
れるものではなく、MOSキヤパシタを必要とす
る各種のメモリセルに適用できるのは、勿論のこ
とである。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
第１図は従来一般的なダイナミツクメモリセル
を示す回路構成図、第２図ａ〜ｅは本発明の一実
施例に係わる半導体記憶装置製造工程を示す断面
図、第３図は上記実施例装置のメモリセル配列構
造を示す平面図、第４図及び第５図はそれぞれ他
の実施例の要部構成を示す断面図、第６図ａ，ｂ
は上記各実施例の作用を説明するための等価回路
図である。 １……トランジスタ素子、２……容量素子、３
……ワードライン、４……ビツトライン、１１…
…シリコン基板（半導体基板）、１２……フイー
ルド酸化膜、１３……ゲート絶縁膜、１４……多
結晶シリコン膜（導電膜）、１５……N+拡散層
（逆導電型領域）、１６……レジスト、１７……絶
縁膜、１８……Ａ配線膜、１９，２０……N+
拡散層。
を示す回路構成図、第２図ａ〜ｅは本発明の一実
施例に係わる半導体記憶装置製造工程を示す断面
図、第３図は上記実施例装置のメモリセル配列構
造を示す平面図、第４図及び第５図はそれぞれ他
の実施例の要部構成を示す断面図、第６図ａ，ｂ
は上記各実施例の作用を説明するための等価回路
図である。 １……トランジスタ素子、２……容量素子、３
……ワードライン、４……ビツトライン、１１…
…シリコン基板（半導体基板）、１２……フイー
ルド酸化膜、１３……ゲート絶縁膜、１４……多
結晶シリコン膜（導電膜）、１５……N+拡散層
（逆導電型領域）、１６……レジスト、１７……絶
縁膜、１８……Ａ配線膜、１９，２０……N+
拡散層。
Claims (1)
- 【特許請求の範囲】 １ トランジスタ素子及び容量素子からなるダイ
ナミツクメモリセルを複数個集積化してなる半導
体記憶装置において、上記メモリセルの容量素子
は半導体基板及び該基板上に絶縁膜を介して設け
られた共通電極となる導電膜を形成され、かつ上
記導電膜はその一部を上記半導体基板のトランジ
スタ素子の拡散領域と別に設けられた該基板と逆
導電型の領域に直接接続されたものであることを
特徴とする半導体記憶装置。 ２ 前記半導体基板表面の逆導電型の領域と上記
半導体基板との間に形成されるPN接合は、その
逆方向耐圧が前記絶縁膜の耐圧以下に設定された
ものであることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。 ３ トランジスタ素子及び容量素子からなるダイ
ナミツクメモリセルを複数個集積化して半導体記
憶装置を製造する方法において、半導体基板上に
上記メモリセルの容量素子を構成するための絶縁
膜を基板表面がトランジスタ素子の拡散領域と別
の領域で一部露出するよう形成する工程と、全面
に共通電極及び前記露出した基板領域と接続する
電極となる導電膜を一体形成する工程と、所望の
マスクを用い上記導電膜を選択エツチングすると
共に上記導電膜の一部を前記露出した基板表面に
残存せしめる工程と、上記露出した基板表面に該
基板と逆導電型を作る不純物をドーピングする工
程とを具備したことを特徴とする半導体記憶装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112970A JPS594070A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置及びその製造方法 |
| DE8383303603T DE3380582D1 (en) | 1982-06-30 | 1983-06-22 | Dynamic semiconductor memory and manufacturing method thereof |
| EP83303603A EP0102696B1 (en) | 1982-06-30 | 1983-06-22 | Dynamic semiconductor memory and manufacturing method thereof |
| US06/506,593 US4543597A (en) | 1982-06-30 | 1983-06-22 | Dynamic semiconductor memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112970A JPS594070A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594070A JPS594070A (ja) | 1984-01-10 |
| JPH0450751B2 true JPH0450751B2 (ja) | 1992-08-17 |
Family
ID=14600108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112970A Granted JPS594070A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594070A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994454A (ja) * | 1982-11-19 | 1984-05-31 | Nec Kyushu Ltd | 半導体装置とその製造方法 |
| JPS61231753A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | Ｍｉｓ型ダイナミツクランダムアクセスメモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107390A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory device |
| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
-
1982
- 1982-06-30 JP JP57112970A patent/JPS594070A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS594070A (ja) | 1984-01-10 |
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